26 ) of VirtexII FPGA family Self Partial Dynamic Reconfiguration

‫רשימת פרויקטים לסמסטר אביב ‪2015‬‬
‫פרטים נוספים והרשמה אצל‪:‬‬
‫חדר ‪319-1‬פ טל‬
‫מוני אורבך‬
‫טל‬
‫אינה ריבקין חדר ‪318‬פ‪.‬‬
‫טל‬
‫חדר ‪322‬פ‪.‬‬
‫אלי שושן‬
‫‪mony@ee.technion.ac.il 4664‬‬
‫‪inna@ee.technion.ac.il 4789‬‬
‫‪elis@ee.technion.ac.il 4794‬‬
‫תאריך עדכון אחרון‪26.3.15 :‬‬
‫תאור המעבדה‬
‫המעבדה למערכת ספרתית מהירות נוסדה בשנת ‪ 1964‬כמעבדת מחקר והוראה‪ .‬המעבדה‬
‫הינה אחת המעבדות הוותיקות בפקולטה‪.‬‬
‫מטרת המעבדה הינה להכשיר מהנדסים לעתיד‪ ,‬בתכן ויישום מערכות ספרתיות בחזית‬
‫הטכנולוגיה‪ ,‬במגוון רחב של תחומים‪.‬‬
‫ההכשרה מתבצעת באמצעות פיתוח של פרויקטים חדשניים‪ ,‬בתהליך מפעלי מלא הכולל את‬
‫כל שלבי הפיתוח והיישום‪ ,‬משלב הרעיון ועד למערכת אב טיפוס‪.‬‬
‫תחומי עניין‬
‫‪ ‬טכנולוגית תדר גבוה‪ ,‬וערוצי תקשורת מהירים ( בתחומי ה ‪)Ghz‬‬
‫‪ ‬מערכות מתוכנתות בשבב בודד ( ‪) System On Programmable Chip– SOPC‬‬
‫‪ ‬מערכות חומרה לזמן אמת‪ ,‬ומערכות הפעלה לזמן אמת‪.‬‬
‫‪ ‬מערכות משובצות מעבד ו ‪.DSP‬‬
‫‪ ‬ארכיטקטורת פרוססורים‬
‫כללי הרשמה לפרויקטים במעבדה ספרתית‪:‬‬
‫‪ .1‬על הסטודנטים להתקשר למנחה ולתאם יחדיו את נושא הפרויקט‪ .‬הסטודנטים‬
‫נדרשים לקבל את אישור המנחה לביצוע הפרויקט‪.‬‬
‫‪ .2‬תנאי מקדים להתקשרות למעבדה הוא הצגת אישור ביצוע קורס בטיחות בחשמל‪.‬‬
‫‪ .3‬רישום ב ‪ UG‬למקצוע פרויקט א‪,‬ב‪ ,‬או מיוחד הוא תנאי מקדים לרישום במעבדה‬
‫ויבוצע על ידי הסטודנט‪ .‬בקשה לרשום לפרויקט תעשה באופן אלקטרוני באמצעות‬
‫מערכת ‪Labadmin‬‬
‫‪https://labadmin.ef.technion.ac.il‬‬
Algorithm
implementation
On FPGA
‫‪(A1) Arbitrary waveform Generator on INTEL Galileo‬‬
‫מבוא‬
‫‪ Arbitrary Waveform Generator‬הוא מכשור מעבדתי סטנדרטי‪ ,‬המפיק צורות גל שונות‬
‫קבועות וכן אותות נוספים הניתנים לתכנות ע"י המשתמש‪ .‬הגנרטור הינו כלי עזר העיקרי‬
‫בידיו של המהנדס‪ .‬בפרויקט זה נממש גנרטור אש יהיה מבוסס על כרטיס אינטל גלילאו‬
‫לצורת יצירת האות והמרתו לאות אנאלוגי‪ .‬הכרטיס יתחבר למחשב באמצעות כניסה טורית‬
‫והמשתמש יוכל להכניס צורות גל ע"י שימוש בתוכנה מתאימה‪.‬‬
‫כרטיס אינטל גלילאו הינו כרטיס מבוסס טכנולוגיות ‪ Arduino‬אשר מאפשרת חומרה "בקוד‬
‫פתוח" מסביב לבקר פשוט יחסית ישנו מערך המאפשר דגימה מסנסורים אנלוגיים או לשלוח‬
‫אותות לרכיבי ‪DAC‬‬
‫תכולת הפרויקט ‪:‬‬
‫‪ )1‬תכן מערכת אנלוגית בעלת ‪ 4‬ערוצים שמקבלת אותות דיגיטליים המגידרים צורות גל‬
‫שונות והמרתן לאותות אנאלוגיים‪.‬‬
‫‪ )2‬כתיבת תוכנה שתפעיל את הגנרטור תיצור את החיבור למערכת מחשב ‪ ,‬תייצר טריגר‬
‫וכן תחשב צורות גל סטדרטיות כגון סינוסים‪ ,‬גל ריבועי וכו‪.‬‬
‫‪ )3‬כתיבת ממשק משתמש מתאים שירוץ על ‪. PC‬‬
‫דרישות קדם‪:‬‬
‫‪ )1‬ממ"ת‬
‫‪ )2‬רצוי מפולגות‬
‫משך הפרויקט‪ :‬חד סמסטריאלי עם אופציה להרחבה‬
‫פרטי קשר עידן שמואל ‪idans@ee.technion.ac.il‬‬
‫)‪ (A2‬תכנות חלקי או מלא של רכיב ‪FPGA‬‬
‫מבוא‪.:‬‬
‫רכיבי ‪ FPGA‬הינם רכיבי חומרה הניתנים לתכנות‪ ,‬כל קונפיגורציה הנמצאת על הרכיב הינה‬
‫‪ application specific‬ומיועדת למטרה אחרת (עיבוד אות \ מימוש ‪ \ CPU‬מימוש בקרים‬
‫למיניהם)‪.‬‬
‫במקרים רבים רכיב ה ‪ FPGA‬אמור לשמש פונקציות רבות על הכרטיס‪ .‬לא כל הפונקציות‬
‫הללו אמורות לעבוד במקביל לאחרות‪ .‬אם נוכל לתכנת את הפונקציות הדרושות בזמם‬
‫הדרוש‪ ,‬הרי שנצליח לחסוך הרבה מאוד משאבים בכרטיס‪.‬‬
‫אפשרות נוספת היא טעינת רכיב ה ‪ FPGA‬לפי דרישה ממעבד הנמצא על כרטיס ה ‪.PCB‬‬
‫מטרת הפרויקט‪:‬‬
‫להחליף את קונפיגורצית חלק מהרכיב ב ‪ realtime‬בזמן ששאר הרכיב ממשיך לעבוד כרגיל‬
‫ע"י קבלת קובץ טעינה בממשק ‪ USB‬מה ‪ PC‬וכתיבתו אל ה‪ FLASH‬שעל ה‪ ,board‬לאחר‬
‫מכן "למשוך" את המידע אל ה‪ FPGA‬ולטעון אליו קונפיגורציה חדשה לאיזור מסויים‪.‬‬
‫דרישות הפרויקט‪:‬‬
‫לימוד ה‪ ,IP‬השמשה שלו‪ ,‬בניית ממשק חיצוני לקבלת קובץ הטעינה (מעבד\‪\UART‬משהו‬
‫אחר) ב‪VHDL\VERILOG‬‬
‫והוכחה על ה‪ board‬שהפרוייקט עובד‬
‫דרישות קדם‪ :‬תכן לוגי‬
‫היקף הפרויקט‪ :‬דו סמסטריאלי‬
‫‪szahi81@gmail.com‬‬
‫מנחה‪ :‬צחי מרציאנו‬
‫)‪ (A3‬שימוש ברכבים אנלוגים המוטמעים ברכיב ‪FPGA‬‬
‫מבוא‪.:‬‬
‫‪ FPGA‬הינו רכיב דיגיטלי ברובו‪ ,‬אבל הוא מכיל בתוכו מספר איזורים אנלוגים (לדוגמא‬
‫‪.)PLL‬‬
‫בתוך רכיבי סידרה ‪ 7‬של ‪ XILINX‬ישנם רכיבי ‪ XADC‬אנלוגים המסוגלים למדוד מתחי‬
‫כניסה אנלוגים‪ ,‬דבר שחוסך שימוש ברכיב ‪ A2D‬חיצוני על כרטיס ה ‪.PCB‬‬
‫מטרת הפרויקט‪:‬‬
‫בנית מערכת אשר תשתמש ב ‪ A2D‬החיצוני לשם ביצוע המרה דיגיטלית של אות אנלוגי‪.‬‬
‫דרישות הפרויקט‪:‬‬
‫לימוד ה‪ ,IP‬השמשה שלו‪ ,‬בניית ממשק בדיקה חיצוני שיתחבר לכרטיס‪ ,‬והוכחה שהמערכת‬
‫עובדת‪.‬‬
‫לימוד ה‪ ,IP‬השמשה שלו‪ ,‬בניית ממשק בדיקה חיצוני שייתחבר ל‪ board‬והוכחה שהרכיב‬
‫עובד‪.‬‬
‫דרישות קדם‪ :‬תכן לוגי‬
‫היקף הפרויקט‪ :‬חד או דו סמסטריאלי‬
‫‪szahi81@gmail.com‬‬
‫מנחה‪ :‬צחי מרציאנו‬
‫המחקר נעשה בשיתוף פעולה עם‬
‫‪INTEL / ICRC-CI‬‬
‫אלגוריתמים מתמטיים רבים משתמשים במטריצות ומפעלים עליהם מגוון של‬
‫פעולות אריתמטיות‪ .‬הכפלת מטריצות היפוך מטריצות‪ ,‬חיבור מטריצות‪,‬‬
‫טרנספוז‪ ,‬ועוד‪.‬‬
‫עם התפתחות העיבוד הספרתי של אותות ותמונות נוצר צורך בביצוע פעולות‬
‫אריתמטיות על מטריצות גדולות מאוד במהירות וביעילות‪ .‬כתוצאה מכך בוצעו‬
‫מספר מחקרים העוסקים בביצוע פעולות על מטריצה בחומרה לשם האצה‪.‬‬
‫התקן בתעשייה לשמירה בזיכרון של מטריצה הוא ‪ .BLAS‬תחת התקן הזה‬
‫הוגדרו ליבות אריתמטיות אשר מסוגלות לבצע מגוון של פעולות בצורה יעילה‬
‫ודלת הספק‪.‬‬
‫ליבות אילו בדרך כלל מהוות מאיצים למעבדים אשר מבצעים את האלגוריתם‬
‫המתמטי‪.‬‬
‫המעבדה מציעה הסמסטר ‪ 2‬פרויקטים בתחום חדש זה‪.‬‬
‫הפעילות מתבצעת בשיתוף פעולה עם אינטל‪.‬‬
(A4) Accelerator for matrix operations
Introduction
Matrix multiplication is an example to a wider class of matrix operations.
Furthermore calculating one element of the target matrix is independent of the
calculation of another element in the target matrix thus becoming a natural candidate
for performing parallel processing. A new architecture for such matrix processing has
been proposed in “A High-Performance, low-power linear algebra core”, Ardavan
Pedram e.a. ,ASAP 2011.
Project gole
a. Analyze the proposed architecture and implement a prototype version on the
Zync FPGA
b. Utilize the accelerator space provided by the ARM architecture to control the
hardware
Prerequisite: logic design
Duration: two semesters
Supervisor: Rolf Hilgendorf rhilgen@ee.technion.ac.il
‫‪(A5) Implementing Convolution Neural Network for Computer‬‬
‫הקדמה‬
‫תחום המערכות הלומדות הנו תת תחום של בינה מלאכותית‪ ,‬אשר צובר תאוצה אדירה‬
‫בשנים האחרונות באקדמיה ובתעשייה‪ .‬אחת הסיבות לתאוצה זאת היא ‪,‬כניסה ל "עידן ה‬
‫‪."Big Data‬‬
‫בגישה של מערכות לומדות‪ ,‬בניגוד לגישה הקלאסית של בינה מלאכותית מפתחים‬
‫אלגוריתמים וטכניקות אשר מאפשרות למחשב לפתור בעיות מסוימות באמצעות למידה‬
‫מדוגמאות או מניסוי וטעייה‪.‬‬
‫אחת הבעיות הקלאסיות במערכות לומדות היא בעיית הסיווג‪ ,‬כלומר בהינתן דוגמה מסוימת‬
‫אשר מוצגת לאלגוריתם‪ ,‬על האלגוריתם לשייך אותה לאחת ממספר מחלקות אשר מוגדרות‬
‫מראש‪.‬‬
‫בעיה זו שייכת לתחום שנקרא "למידה באמצעות מורה" או למידה מודרכת‪.‬‬
‫אחת הטכניקות החשובות והמעניינות בלמידה היא ‪"( Deep Learning‬למידה עמוקה")‪,‬‬
‫זוהי טכניקה אשר מבוססת על לימוד במספר שכבות ומתבססת גם על לימוד המאפיינים ולא‬
‫רק תוצאת הסיווג‪.‬‬
‫מטרת הפרויקט‬
‫בפרויקט נבצע תכן ומימוש גנריים למערכת ‪ Deep Learning‬עבור משימת ‪Computer‬‬
‫‪ ,Vision‬כאשר המערכת תהיה מבוססת על ארכיטקטורת רשת נוירונים מלאכותית בשיטת‬
‫קונבולוציה או‬
‫‪.Convolutional Neural Network‬‬
‫בעבר נעשו בטכניון מספר ניסיונות מוצלחים למימוש הרשת עבור בעיית זיהוי ספרות‬
‫במסגרת המעבדה ל ‪ VLSI‬והמעבדה הספרתית‪ ,‬עבודה זו תמשיך את העבודות הללו על‬
‫מנת לקבל ארכיטקטורה טובה יותר‪ ,‬כאשר הרצון הוא להתעלות בביצועים מעל מספר‬
‫ארכיטקטורות הידועות בספרות‪.‬‬
‫חשוב מאד לציין כי ברובטים‪ ,‬מל"טים‪ ,‬רשתות חיישנים‪ ,‬טלפונים סלולאריים וכו‪ ...‬ישנה‬
‫חשיבות להטמעת מערכת מהירה וזולה לראיה ממוחשבת המסוגלת לזהות ולסווג עצמים‬
‫במרחב ובתוך סצנה‪ .‬מערכת מסוג רשת נוירונים המבוססת על מספר שכבות ומסוגלת‬
‫להוציא מאפיינים בצורה אוטומאטית הנה צעד חשוב בכיוון זה‪.‬‬
‫משימת הפרויקט‬
‫בפרויקט זה נבצע תכן ומימוש לרשת נוירונים מלאכותית למשימות ראייה ממוחשבת‪.‬‬
‫המערכת תצטרך להיות גנרית מספיק על מנת לבצע לפחות ‪ 2‬משימות (או יותר) של ראייה‬
‫ממוחשבת באמצעות אותה ארכיטקטורה‪ .‬לדוגמה זיהוי ספרות הכתובות בכתב יד‪ ,‬וזיהוי‬
‫פרצופים מתוך מאגר‪ .‬המטרה שהמערכת תהיה מבוססת על שילוב קושחה ותוכנה (‪FPGA‬‬
‫ו ‪ )ARM‬כאשר הקושחה תשתמש להאצת חישובים מסובכים וביצוע במקביל ואילו התוכנה‬
‫תבצע את לוגיקת ניהול המערכת והבקרה על יחידות החישוב‪ .‬בסיום נבנה אפליקציית‬
‫הדגמה מבוססת ‪ PC‬או טאבלט‪ ,‬על מנת להזרים תמונות בזמן אמת למערכת וביצע סיווג‬
‫שלהם לקטגוריות בהתאם‪.‬‬
‫אבני דרך‬
‫פרויקט זה יתפרס על פני ‪ 2‬סמסטרים‪ ,‬כאשר הסמסטר הראשון יתרכז בלימוד התיאורטי‬
‫ובתכן ואילו בסמסטר השני יבוצע מימוש למערכת ובניית אפליקציית הדגמה‪ .‬במידה וביצועי‬
‫הרשת יתעלו על ביצועים הכתובים בספרות‪ ,‬יהיה ניתן להרחיב את הפרויקט לנושא מחקרי‬
‫לטובת כתיבת מאמר אקדמי בנושא‪.‬‬
‫‪ .1‬השלב הראשון בפרויקט יכלול לימוד תיאורטי של רשת הנוירונים המתבסס על ‪2‬‬
‫מאמרים ידועים בתחום‪ .‬בנוסף יבוצע לימוד של הטכנולוגיות הרלוונטיות הנדרשות‬
‫למימוש‪.‬‬
‫‪ .2‬השלב השני בפרויקט יכלול כתיבת סימולציה ב ‪ Matlab‬לאלגוריתם לזיהוי הספרות‬
‫ולאלגוריתם זיהוי הפנים (ניתן יהיה להיעזר גם במימושים שבוצעו בעבר)‪.‬‬
‫‪ .3‬בשלב השלישי יבוצע תכן גנרי למערכת אשר יכול לתמוך ב ‪ 2‬משימות הזיהוי כפי‬
‫שצוין לעיל‪.‬‬
‫‪ .4‬בשלב הרביעי יבוצע מימוש לחלקים הרלוונטיים באמצעות קושחה ותוכנה‪.‬‬
‫‪ .5‬בשלב החמישי נבצע אימות ובדיקה לתכן‪.‬‬
‫‪ .6‬מימוש על ‪FPGA‬‬
‫‪ .7‬כתיבת אפליקציית הדגמה‪.‬‬
‫‪ .8‬ניתוח ביצועי מערכת ואופטימיזציה‪.‬‬
‫דרישות קדם (או צמודים)‬
‫‪ .1‬תכן לוגי‬
‫‪ .2‬קורס במערכות לומדות או קורס בעיבוד אותות (לפחות לאחד מחברי הצוות)‬
‫‪ .3‬קורס מתקדם בתוכנה או ניסיון בתוכנה (לפחות לאחד מחברי הצוות)‬
‫‪ .4‬מבנה מחשבים ספרתיים (יתרון)‬
‫‪ .5‬כישורים מתמטים גבוהים‬
‫מנחה ‪ :‬גיא רווח ‪grevac@tx.technion.ac.il‬‬
‫מערכת למימוש בדיקות אוטומטיות בחומרה )‪(A6‬‬
‫הפרויקט מבוצע בשיתוף חברת ‪Qualcomm‬‬
‫מבוא‬
‫שלב הבדיקה של תכן חומרה ברכיבים מתכנתים (‪ )FPGA‬הוא שלב חשוב מאד שבד"כ‬
‫מקדישים לו זמן ותשומת לב רבה‪ .‬לפני מימוש התכן בחומרה מבוצעות הרבה בדיקות‬
‫סימולציה שמטרתן לכסות את כל המצבים והתרחישים האפשריים בתכן ואת כל הצירופים‬
‫האפשריים של כניסות‪/‬יציאות‪ .‬בד"כ הבדיקות מבוצעות על תכן ברמת ‪ RTL Design‬ואח"כ‬
‫ברמה של ‪.Gate Level design‬‬
‫הבדיקות הנ"ל מבוצעות בסימולציה כאשר מבוצע מידול של הסביבה ולכן יש צורך בבדיקה‬
‫אמינה של התכן גם אחרי המימוש בחומרה וחיבורו לסביבה אמתית‪.‬‬
‫כלי ‪ Debug‬של יצרני רכיבי ‪ PGA‬מספקים כלים המאפשרים בדיקות קצרות טווח ושל‬
‫אירועים בודדים‪ .‬אם רוצים לבצע ניטור סיגנלים לטווח ארוך ולבדוק כל השתנות של סיגנל‬
‫נתון בפרק זמן נתון נדרש לתכנן ולממש מערכת בדיקה ייחודית עבור כול תכן ‪.‬‬
‫המוטיבציה והאתגר בפרויקט לבנות מערכת שמקבלת מספר נתונים על המערכת‬
‫הנבדקת ויודעת לבנות באופן אוטמי את מנוע הבדיקה בחומרה ‪.‬‬
‫מטרת הפרויקט‬
‫כתיבת תוכנה‪/‬סקריפט ליצירה אוטומטית של‬
‫בלוקים המאפשרים ניטור סיגנלים נבחרים‬
‫(זיהוי עליה וירידה) ושמירת האירועים כולל‬
‫התזמון שלהם בזיכרון הפנימי של רכיב ה‪-‬‬
‫‪.FPGA‬‬
‫הכניסה למערכת הוא תכן בשפת ‪Verilog‬‬
‫וקובץ נוסף הכולל רשימת סיגנלים היררכית‬
‫שבצורנינו לבדוק‪.‬‬
‫הפלט הוא קוד הניתן לסינתזה‬
‫(‪ )synthesizable‬בשפת ‪ Verilog‬אותו יש‬
‫להוסיף לקוד המקור ע"מ למממש את מערכת‬
‫הבדיקה‪.‬‬
‫דרישות הפרויקט‪:‬‬
‫‪ .1‬תכן מודול מודולרי המאפשר ניטור‬
‫אירועים בסיגנל נבחר ושמירה בזיכרון‬
‫פנימי של רכיב ה‪.FPGA-‬‬
‫‪ .2‬כתיבת סקריפט בשפת ‪ PERL‬המייצר‬
‫באופן אוטומטי מודלי בדיקה עבור קובץ‬
‫מקור וקובץ רשימת סיגנלים נתונים‪.‬‬
‫‪ .3‬מימוש המערכת הכוללת את מודול‬
‫המקור ומודלי הבדיקה ברכיב ‪ FPGA‬והרצת בדיקות‪.‬‬
‫דרישות קדם‪ :‬תכן לוגי‪ ,‬מעבדה ‪ ,1‬חובה ידע ב‪ Verilog -‬ובשפת ‪.Perl‬‬
‫היקף‪ :‬סמסטריאלי עם אפשרות ל‪ -‬דו‪-‬סמסטריאלי‬
‫מנחה‪ :‬אינה ריבקין טל‪Email: Inna@ee.technion.ac.il 4789 :‬‬
‫מאיץ ווקטורי לחישוב מפת עומק מתמונה סטריאוסקופית )‪(A7‬‬
‫מצלמות עומק הינם הלהיט האחרון ‪ KINNECT:‬היו מהראשונים וחברות גדולתו כמו‬
‫אינטל ומיקרוסופט נכנסות לתחום‬
‫מטרת הפרויקט לבנות מחשב ווקטורי ייעודי לחישוב מהיר של אלגוריתמי ‪DISPARITY‬‬
‫על שתי מפות עומק‬
‫בזמן צילום תמונה תלת ממדית בעזרת שתי תמונות סטריאוסקופייות מקבלים תמונות‬
‫דומות שבהן העצמיים "זזים" בין שתי התמונות בהתאם לעומק‪.‬‬
‫מציאת העצמים הזהים בשתי התמונות וחישוב ההזזה – מאפשר לקבל מפת עומק‪ -‬בדומה‬
‫למח שלנו שמקבל תמונה משתי העיניים‪.‬‬
‫ישנם אלגוריתמים רבים למציאת העצמים הזהים בשתי התמונות ‪ ,‬בין הנפוצים הם‬
‫‪ Semi Global Matching‬שיש לו מימושים רבים בתוכנה ומעט בחומרה למשל‪:‬‬
‫‪http://www.6d-vision.de/9-literatur/gehrig_icvs09‬‬
‫‪http://link.springer.com/chapter/10.1007/978-3-540-89639-5_22‬‬
‫הפרויקט יהיה שנתי ויתבסס על ‪:‬‬
‫כרטיס ‪VC-707 XILINX‬‬
‫מתאמי ‪ .HDMI‬שיקבלו תמונות ממחשב ( מצגת ‪ ) POWERPOINT‬ויציגו‬
‫תמונת עומק מחושבת על מסך‬
‫חלק ראשון הכרת החומרה‬
‫ממשק ‪ HDMI‬כניסה ויציאה‬
‫יבוא תמונות סטטטיות ממחשב‬
‫שימוש במימוש טורי "פחות יעיל" של האלגוריתם ללא האצה לקבלת תמונת‬
‫עומק‬
‫חלק שני בנית המאיץ‬
‫תכן מחשב יעודי למימוש המאיץ תוך ניצול מקסימלי של מקבליות ו‪PIPELINE -‬‬
‫להאצת התדר‬
‫קבלת תמונות דינמיות ממצלמות בזמן אמת‬
‫בדיקת ביצועים‬
‫דרישות קדם‪ :‬תכן לוגי‪ ,‬מעבדה ‪1‬‬
‫היקף‪ :‬דו‪-‬סמסטריאלי‬
‫מנחה‪ :‬ד"ר דודי בר‪-‬און טל‪Email: dudyb@ef.technion.ac.il 3219 :‬‬
‫מערכת בקרה לחישן תהודה מגנטית )‪(A8‬‬
‫בשיתוף עם הפקולטה לכימיה‬
‫רקע‬
‫המעבדה לתהודה מגנטית עוסקת בתחום ה ‪ -ESR‬תהודה מגנטית אלקטרונית‪ .‬זו היא‬
‫שיטה ספקטרוסקופית המאפשרת לחקור חומרים פאראמגנטיים ‪ -‬כלומר חומרים עם‬
‫אלקטרון אחד ללא בן זוג‪ .‬בלב השיטה עומדת האינטרקציה בין ספינים אלקטרוניים לבין‬
‫שדה מגנטי חיצוני סטטי ושדה מיקרוגל המופעלים עליה בו‪ -‬זמנית‪ .‬אופן התנהגות‬
‫החומר בעת ההקרנה בשדה מיקרוגל מאפשר ללמוד על תכונות החומר‪ .‬במקרה זה‪,‬‬
‫מדובר בשימוש בטכניקה זו לפיתוח התקן ניסיוני המשמש למציאת ריכוז החמצן מתחת‬
‫לפני העור‪ .‬זוהי מדידה שיש לה חשיבות בתחום חקר הסרטן ורפואת פצע (לפצעים לא‬
‫מגיע מספיק חמצן)‪ .‬שיטת המדידה המקובלת כיום היא מאוד פולשנית (כרוכה בהשתלת‬
‫צינור פלסטי מתחת לעור)‪.‬‬
‫בתמונה‪ :‬התקן שפותח במעבדה ומשמש למדידת ריכוז חמצן על פני העור‪ .‬ההתקן‬
‫מורכב ממגנטים וממהוד מיקרוגל (רזונטור)‪.‬‬
‫‪ .1‬מטרת הפרויקט‬
‫כיום הגשש הממוזער מופעל ע"י מערכת מעבדתית גדולה שאיננה מתאימה לצורך ביצוע‬
‫בדיקות וניסויים קליניים‪ .‬מטרת הפרויקט הינה תכנון ופיתוח של מערכת בקרה ושליטה‬
‫ממוזערת‪ ,‬מבוססת ‪ FPGA‬שתאפשר את ההפעלה של הגשש ע"י שידור אותות‬
‫מיקרוגל אליו‪ ,‬קליטתם וסנכרון מספר אירועים של סדרות פולסים שונות‪ ,‬ברזולוציה של‬
‫ננו‪-‬שניות הדרושות להפעלה תקינה של הגשש‪.‬‬
‫‪ .2‬דרישות הפרויקט‬
‫‪ ‬לימוד הנושא ואיפיון הדרישות ממערכת ה ‪FPGA‬‬
‫‪ ‬תיכנות ה ‪ FPGA‬כך שאפשר לתכנת בשפה עילית את סדרות הפולסים השונות‬
‫הנדרשות להפעלת המכשיר‬
‫‪ ‬בדיקות חומרה ודו"ח מסכם‬
‫דרישות קדם‪ :‬מעבדה ‪1‬‬
‫היקף‪ :‬חד‪-‬סמסטריאלי עם אופציה לדו סמסטריאלי‬
‫מנחה‪ :‬מוני אורבך טל‪Email: mony@ee.technion.ac.il 4664 :‬‬
‫‪(A9) pTDR VHDL Core on FPGA‬‬
‫בשיתוף עם חברת ‪SITAL‬‬
‫רקע‬
‫רכבים מודרניים מכילים עשרות (ואפילו מאות) מעבדים זעירים השולטים בכל חלקי הרכב‪ .‬המנוע‪,‬‬
‫מערכת הכוח‪ ,‬הבלמים‪ ,‬מערכות בטיחות ועוד‪ .‬כל המערכות הללו מחוברות ביניהן אלקטרונית‬
‫ומעבירות מידע אחת לשניה‪ .‬ערוץ המידע המקשר בינהן נקרא ‪ CAN BUS‬והוא ערוץ תקשורת‬
‫טורי המאפשר העברה בטוחה ואמינה של מידע‪ .‬מערכות הרכב כוללות גם מנגנוני בדיקה עצמית‪,‬‬
‫העוזרות במציאת תקלות ודווח עליהן‪ .‬אחת הבעיות הקשות ביותר לאיתור‪ ,‬היא נתק חלקי וזמני‬
‫של ערוץ התקשורת‪ .‬במקרה כזה המערכות אינן יכולות לתקשר ביניהן באמינות‪ ,‬וקשה מאוד‬
‫לזהות היכן בדיוק אירע הכשל הפיסי בערוץ‪.‬‬
‫טכנולוגית ה )‪ Time Domain Reflectometry (TDR‬משתמשת בפולס המוזרק אל ערוץ‬
‫התקשורת‪ .‬הפולס עובר בערוץ וכאשר הוא מגיע אל הבעיה‪ ,‬חלק ממנו מוחזר‪ .‬באמצעות זיהוי‬
‫ההחזר‪ ,‬הזה ניתן לדעת היכן נמצאת הבעיה‪.‬‬
‫חברת סיטל פיתחה טכנולוגיה יחודית )‪ .Pasive TDR (pTDR‬טכנולוגיה זו משתמשת בפולסי‬
‫התקשורת הרגילים העוברים בערוץ כפולסי ‪ .TDR‬היא מודדת את משך הפולס‪ ,‬ולפי זה קובעת‬
‫האם הוא כולל החזרה‪ ,‬וכך מסוגלת לגלות את המיקום של התקלה‪.‬‬
‫מטרת הפרויקט‬
‫הפרויקט נועד לבחון את השימוש בטכניקת ‪ pTDR‬לאיתור כשלים בקווי חיבור על מעגל‬
‫מודפס‪ .‬לשם כך יפותח ‪ VHDL IP CORE‬אשר יתאים לשילוב ברכיב ‪ FPGA‬המזין קו‬
‫חיבור על מעגל מודפס (ראו את המלבן הסגול במתווה להלן)‪ .‬מטרת ה ‪ IP CORE‬לזהות‬
‫נתקים בקו המוזן‪.‬‬
‫במסגרת הפרויקט ייכתב קוד ‪ VHDL‬למדידה מדויקת ככל האפשר (רצוי פחות מננו‪-‬שנייה)‬
‫של משך פולס באות על הקו‪ .‬קוד זה ימומש על גבי רכיב ‪ ,FPGA‬וייבנה מערך ניסוי‬
‫באמצעות כרטיס ‪ FPGA‬ומעגל מודפס‪ .‬במערך זה תיבדק יכולת המעגל למדוד בדיוק את‬
‫רוחב הפולס‪ ,‬ולזהות כשלים בקו‪.‬‬
‫דרישות הפרויקט‬
‫‪‬‬
‫‪‬‬
‫‪‬‬
‫‪‬‬
‫לימוד הנושא ואפיון הדרישות ממערכת ה ‪FPGA‬‬
‫כתיבת קוד ‪VHDL‬‬
‫תכנות ה ‪ ,FPGA‬ובנית מערך הניסוי‬
‫בדיקות חומרה ודו"ח מסכם‬
‫דרישות קדם‪ :‬מעבדה ‪1‬‬
‫היקף‪ :‬חד‪-‬סמסטריאלי עם אופציה לדו סמסטריאלי‬
‫מנחה‪ :‬מוני אורבך טל‪Email: mony@ee.technion.ac.il 4664 :‬‬
‫מטעם חברת סיטל‪ :‬עופר הופמן‪ ,‬מדען ראשי‪.‬‬
High speed
technology
‫(‪ )B1‬ייצור אותות ספרתיים מהירים בקצב של ‪2Gbit/Sec‬‬
‫מבוא‬
‫למטרות פיתוח אמצעי תקשורת מהירים למערכות תקשורת מתקדמות‪ ,‬דרוש לפתח מקור‬
‫בסיסי‬
‫המפיק‬
‫‪ ‬אות פולס צר ‪ 500pSec.‬המהווה סיבית ( ‪ ) bit‬יחידה באות תקשורת‬
‫ספרתי‪.‬‬
‫‪ ‬אות פולס רחב ‪ )10nSec.( 10000pSec.‬המהווה ‪ 20‬סיביות ( ‪20bit‬‬
‫)‬
‫באות תקשורת ספרתי‪.‬‬
‫דרוש לתכנן ולפתח פלטפורמת לימוד שתאפשר ליצור אותות מורכבים שבאמצעותם תיבחן‬
‫יעילותה של מערכת התקשורת החדשה‪.‬‬
‫סכמת מלבנים עקרונית של מערכת המקור הבסיסי מתוארת בשרטוט להלן‪.‬‬
‫מחשב בקרה והזנת נתונים‬
‫ב – ‪Off -Line‬‬
‫תפוקת‬
‫אות‬
‫מימוש אות בסיסי‬
‫בטכניקות ספרתיות מהירות‬
‫שעון מהיר‬
‫הפועל בקצבים של‬
‫עד ‪4GHz -‬‬
‫מטרת הפרויקט‬
‫הכרת טכניקות תיכון של מעגלים ורכיבים ספרתיים מהירים ושילובן בתיכון חדשני של‬
‫מערכות תקשורת מתקדמות‪.‬‬
‫דרישות קדם‪:‬‬
‫תכן לוגי‬
‫רצוי מערכות תקשורת (ידע בסיסי)‬
‫היקף הפרויקט‪ :‬חד ‪ -‬סימססטריאלי (ניתן להרחבה לדו – סימסטריאלי)‬
‫מנחה‪ :‬יוסף היפש‬
‫טל‪) yossihip@tx.technion.ac.il ( 050-859-0986 .‬‬
‫(‪ )B2‬ייצור אותות ספרתיים מהירים בקצב של ‪ 2Gbit/Sec‬מבוססת שעון איטי‬
‫מבוא‬
‫למטרות פיתוח אמצעי תקשורת מהירים למערכות תקשורת מתקדמות‪ ,‬דרוש לפתח מקור‬
‫בסיסי המפיק‬
‫‪ ‬אות פולס צר ‪ 500pSec.‬המהווה סיבית ( ‪ ) bit‬יחידה באות תקשורת‬
‫ספרתי‪.‬‬
‫‪ ‬אות פולס רחב ‪ )10nSec.( 10000pSec.‬המהווה ‪ 20‬סיביות ( ‪) 20bit‬‬
‫באות תקשורת ספרתי‪.‬‬
‫סכמת מלבנים עקרונית של מערכת המקור הבסיסי מתוארת בשרטוט להלן‪.‬‬
‫יחידת בקרה והזנת נתונים‬
‫ב – ‪Off -Line‬‬
‫תפוקת‬
‫אות‬
‫מימוש אות בסיסי‬
‫בטכניקות ספרתיות מהירות‬
‫שעון איטי‬
‫הפועל בקצב של‬
‫‪50MHz‬‬
‫מטרת הפרויקט‬
‫הכרת טכניקות תיכון של מעגלים ורכיבים ספרתיים מהירים ושילובן בתיכון חדשני של‬
‫מערכות תקשורת מתקדמות‪.‬‬
‫דרישות קדם‪:‬‬
‫תכן לוגי‬
‫רצוי מערכות תקשורת (ידע בסיסי)‬
‫היקף הפרויקט‪ :‬חד ‪ -‬סימססטריאלי (ניתן להרחבה לדו – סימסטריאלי)‬
‫מנחה‪ :‬יוסף היפש‬
‫טל‪) yossihip@tx.technion.ac.il ( 050-859-0986 .‬‬
‫(‪ )B3‬מערכת הגנה כנגד חשמל סטטי עבור מכשירי מדידה‬
‫מבוא‬
‫למטרות פיתוח אמצעי תקשורת מהירים למערכות תקשורת מתקדמות‪ ,‬משתמשים‬
‫במכשירי מדידה מהירים כגון‪ Scope ,‬מהיר מסדרת ‪ 80000‬של חברת ‪. Agilent‬‬
‫מכשירי מדידה אלה רגישים לחשמל סטטי‪ ,‬העשוי לקלקל (ואפילו ל"שרוף") את מכשיר‬
‫המדידה בגלל מגע פיזי פזיז של המפעיל‪.‬‬
‫דרוש לתכנן ולפתח מערכת הגנה שתגן על מכשירי המדידה מנזקים של החשמל‬
‫הסטטי‪.‬‬
‫מטרת הפרויקט‬
‫הכרת טכניקות מדידה של מעגלים ורכיבים ספרתיים מהירים המשמשים במערכות‬
‫תקשורת מתקדמות‪.‬‬
‫דרישות קדם‪:‬‬
‫תכן לוגי‬
‫רצוי מערכות תקשורת (ידע בסיסי)‬
‫היקף הפרויקט‪ :‬חד ‪ -‬סימססטריאלי (ניתן להרחבה לדו – סימסטריאלי)‬
‫מנחה‪ :‬יוסף היפש‬
‫טל‪) yossihip@tx.technion.ac.il ( 050-859-0986 .‬‬
(B4) Investigation of power supply effect on high resolution ADC
Nowadays SMPS (switching mode power supplies) are used intensively. They
have many advantages over linear regulators, but they are inducing switching
noise to the power supply lines. For electronic systems, power supply lines are
considered as an input signals that will be transferred to the output. Digital
systems are usually not sensitive to this noise. But analog systems suffer a lot
from this property and many times SMPS makes analog systems useless. In order
to overcome this effect engineers have to filter analog supplies from any switching
noises.
This project will study the effects of switching noise that comes from switching
mode power supplies on a high resolution ADCs (above 20bit). Students will
build a PCB board with 24bit ADC on it. Students will build several options of
SMPS on the board and study effects of each configuration on the ADC output
(both time and frequency domain).
Students will write a brief summary of their study and file this summary to EDA
for publishing.
SMPS
Control
Vdd
Signal
Digital Data
24bit ADC
This project will give students experience for their future work in fields of –
Board Design, Analog Design, Power Distribution Design and Data
Acquisition Systems.
Courses Requirements: Logical Design, Linear Circuits.
Project Duration: 2 semesters.
Supervisor: Evgeni Kuksin, mail – sjeniak@gmail.com
‫(‪ )B5‬חקר מנגנוני עיוות במערכות ספרתיות מהירות‬
‫כללי‪:‬‬
‫דרישות מהירות העברת המידע במערכות ספרתיות מודרניות מחייבות קצבי שעון סופר‪-‬‬
‫מהירים‪ ,‬קצבי שעון של ‪ 1.0GHz‬ומעלה אינם עוד חריג במערכות אלו‪.‬‬
‫קצבים אלו‪ ,‬ורוחבי הסרט המתחייבים ‪ ,‬מציבים בפני מתכנני המערכות אתגרי תכן‬
‫קשים שמטרתם שליטה של עיוותי האות המשמש להעברת המידע בין מכלולי המערכת‪.‬‬
‫אלו כוללים קודם כל‪ ,‬עיוותים שמקורם בתהליכים סטוכסטיים במערכות‪ :‬רעש לבן‬
‫אדיטיבי (‪ )AWGN‬ו‪ - Jitter -‬לצד עיוותים שמקורם דטרמיניסטי וכוללים עיוותי תצורה‬
‫שונים‪ ,‬כאלו שמקורת בהחזרות עקב בעיות אי‪-‬תיאום אימפדנסים‪ ,‬ובמקרה של אותות‬
‫וקטוריים ‪- I/Q‬עיוותים שמקורם בהזזות פאזה ואמפליטודה בין ‪ 2‬רכיבי האות‪.‬‬
‫‪1‬‬
‫‪1‬‬
‫‪0.5‬‬
‫‪0.5‬‬
‫‪0‬‬
‫‪0‬‬
‫‪-0.5‬‬
‫‪-0.5‬‬
‫‪60‬‬
‫‪50‬‬
‫‪40‬‬
‫‪30‬‬
‫‪20‬‬
‫‪10‬‬
‫‪0‬‬
‫‪-1‬‬
‫‪60‬‬
‫‪50‬‬
‫‪40‬‬
‫‪30‬‬
‫‪20‬‬
‫‪10‬‬
‫‪0‬‬
‫‪-1‬‬
‫‪Simulated & weighted QPSK signal eye diagram‬‬
‫‪Captured noisy & distorted weighted QPSK signal eye diagram‬‬
‫‪1‬‬
‫‪1‬‬
‫‪0.5‬‬
‫‪0.5‬‬
‫‪0‬‬
‫‪0‬‬
‫‪-0.5‬‬
‫‪-0.5‬‬
‫‪60‬‬
‫‪50‬‬
‫‪40‬‬
‫‪30‬‬
‫‪20‬‬
‫‪10‬‬
‫‪0‬‬
‫‪-1‬‬
‫‪60‬‬
‫‪50‬‬
‫‪40‬‬
‫‪30‬‬
‫‪20‬‬
‫‪10‬‬
‫‪0‬‬
‫‪-1‬‬
‫דוגמא להשפעות עוותי מערכת על דיאגרמת עין של אות ‪ : QPSK‬רעש לבן‪ ,‬עיוותי ‪, I/Q‬‬
‫עיוות תצורתי‬
‫מטרת הפרויקט‪:‬‬
‫‪ ‬הכרת מנגנוני עיוות ושליטה על שלמות האות (‪ ) Signal Integrity‬במערכות‬
‫ספרתיות מהירות‬
‫‪ ‬כתיבת סימולטור לסינטזה של אותות בינאריים ‪ PSK‬ו‪ QPSK -‬ושילוב של עיוותים‬
‫לינאריים המדמים עיוותי אות סטוכסטיים ודטרמיניסטטיים ברמות משתנות וידועות‬
‫מראש‪.‬‬
‫‪ ‬אנליזה של השפעת מכלולי העיוות השונים על "שלמות האות" (‪(Signal Integrity‬‬
‫על ידי כתיבת מפענח ( ‪ (Decoder‬ייעודי לאותות הנ"ל‪.‬‬
‫ביצוע ניסויי מעבדה תוך שימוש בצב"ד ייעודי המצוי ברשות המעבדה למערכות‬
‫‪‬‬
‫ספרתיות מהירות ליצירת האותות וקליטתם‪ ,‬וזאת תוך שימוש בתוכנות אוטומציה‬
‫קיימות שברשות המעבדה‪ .‬כאן יעשה שימוש באלגוריתמים שפותחו ע"י הסטודנטים‬
‫אופן המימוש‪:‬‬
‫‪ ‬סקירת ספרות העוסקת בעוותי אות ובעיות ‪ Signal Integrity‬במערכות ספרתיות‬
‫מהירות‬
‫‪ ‬כתיבת התוכנות הרלוונטיות ב‪Matlab-‬‬
‫‪ ‬הכרת הצב"ד הרלוונטי שברשות המעבדה ותפעולו הידני והממוחשב‬
‫דרישות קדם‪ :‬הכרת טכניקות תכנות ב‪ ,Matlab -‬מבל"ס ‪ -‬חובה‪ .‬גלים ומערכות מפולגות‪-‬‬
‫רצוי‬
‫מנחה‪:‬‬
‫בירן‬
‫אבי‪,‬‬
‫‪,054-4832713‬‬
‫‪biranavi@gmail.com‬‬
‫(‪ )B6‬פיתוח מנגנוני בדיקה של ערוצי תקשורת מהירים‬
‫מבוא‬
‫ערוצי תקשורת מהירים הפכו להיות תשתית הכרחית של כול מערכת ספרתית מהירה‪.‬‬
‫מהטלפון החכם דרך המחשב הביתי ועד למחשבי העל‪ .‬בעקבות הביקוש לקצב נתונים גבוה‪,‬‬
‫עלה עם השנים קצב העברת הנתונים‪ .‬מ ‪ 3Gbit‬של ה ‪ PCIE‬דור ראשון‪ ,‬לקצבים של‬
‫‪ 13Gbit‬ויותר‪ .‬בעקבות זאת בעיות ה ‪ SI – Signal Integrity‬הפכו להיות לבעיות‬
‫הקריטיות‪ .‬אחת התופעות החשובות ביותר היא תופעת ה ‪.jitter‬‬
‫עם השנים נוצרו סטנדרטים ופותחו כלים משוכללים לבדיקה ואנליזה של תופעות ‪ .SI‬אחד‬
‫הכלים המשוכללים והמתקדמים ביותר בשוק הוא ה ‪ N4903B JBER‬של חברת ‪.Agilent‬‬
‫מטרת הפרויקט‬
‫חקירה של ערוצי תקשורת שונים באמצעות מכשיר ה ‪ .JBERT‬ערוצי התקשורת ימומשו‬
‫באמצעות רכבי ‪ FPGA‬אשר מכילים משדרים ומקלטים של ערוץ תקשורת מהיר‪.‬‬
‫באמצעות ה ‪ FPGA‬ומכשיר ה ‪ JBERT‬נבחן אסטרטגיות שונות בבדיקה של ערוצי‬
‫תקשורת וכן מנגנונים שונים של תיקוני ערוץ הממומשים בחומרה על ה ‪.FPGA‬‬
‫דרישות קדם‪ :‬תכן לוגי‬
‫היקף‪ :‬חד סמסטריאלי‪ ,‬עם אופציה להרחבה‬
‫מנחה‪ :‬מוני אורבך‪ ,‬טל'‪ ,04-8294664 :‬דוא"ל ‪mony@ee.technion.ac.il‬‬
‫(‪ )B7‬סקופ דוגם בקצב גבוה ‪5Ghz‬‬
‫מבוא‪:‬‬
‫קצב האותות הדיגיטליים עולה כל הזמן עקב השאיפה למכשירים מהרים יותר וחזקים יותר‪.‬‬
‫בכדי לעבוד בתדרים כאלו נדרש ציוד בדיקה הדוגם את האותות בקצב גבוה של גיגה‬
‫הרצים‪ .‬ציוד בדיקה כזה הוא יקר מאוד ודורש תחזוקה יקרה‪ .‬נדרש ציוד בדיקה בקצב גבוה‬
‫שיהיה זול ואמין‪.‬‬
‫מטרת הפרויקט‪:‬‬
‫‪ Switched capacitor array‬היא טכנולוגיה חדשנית אשר מאפשרת לדגום ולשמור אות‬
‫אלקטרוני בקצב גבוה בעלות זולה מאוד‪ .‬חברת ‪ PSI‬מיצרת רכיב אשר משתמש בטכנולוגיה‬
‫הזו על מנת לדגום אותות בקצב של ‪ .5Ghz‬הרכיב נקרא ‪ DRS4‬באמצעותו ניתן לממש‬
‫סקופ דוגם בקצב גבוה ובעלויות נמוכות מאוד‪.‬‬
‫מטרת הפרויקט היא לממש סקופ דוגם באמצעות הרכיב בקצב של ‪.5Ghz‬‬
‫דרישות הפרויקט‪:‬‬
‫‪ .1‬לימוד רכיב ה ‪DRS4‬‬
‫‪ .2‬תכנון כרטיס ‪ PCB‬אשר ישתמש ברכיב בכדי לממש את הסקופ‬
‫‪ .3‬בניה של המערכת (בסמסטר שני של הפרויקט)‬
‫דרישות קדם‪ :‬תכן לוגי‬
‫היקף הפרויקט‪ :‬סמסטריאלי עם אופציה לדו סמסטריאלי‬
‫מנחה‪ :‬מוני אורבך ‪,‬דו"אל‪ mony@ee.technion.ac.il :‬טלפון‪04 8294664 :‬‬
‫(‪ )B8‬כרטיס דוגם לטלסקופ הניטרינו בקוטב הדרומי‬
‫מבוא‪:‬‬
‫חלקיקי הניטרינו הם חלקיקים תת אטומים המיוצרים באופן טבעי על ידי הפעילות האטומית‬
‫של שמשות ביקום‪ .‬הם ניתנים עדות ישירה על סוג הפעילות האטומית בשמש‪ ,‬ועל כן יש‬
‫להם חשיבות רבה במחקר הפיזיקאי‪ .‬הבעיה היא שהניטרינו אינם יוצרים כמעט תגובה עם‬
‫אטומים‪ .‬נדרש לצפות בכמות גדולה מאוד של חומר (כגון קרח) בכדי לאפשר צפיה בחלקיקי‬
‫ניוטרינו‪ .‬פרויקט ה ‪ ICECUBE‬הוא פרויקט בין לאומי שמטרתו ליצור טלסקופ ניטרונים‬
‫שכזה בקוטב הצפוני‪ .‬הטלסקופ בנוי על פני עשרות קילומטרים של קרח ולעומק של קילומטר‬
‫בקרח עצמו‪ .‬הוא מורכב ממערך עצום של אנטנות אשר מאפשרות לגלות את הפולסים‬
‫האלקטרומגנטים הנוצרים בקרח כתוצאה ממעבר חלקקי הניטרינו‪.‬‬
‫מטרת הפרויקט‪:‬‬
‫האותות האלקטרומגנטיים שנקלטו על ידי האנטנות הקבורות בקרח נדגמות על ידי כרטיסי‬
‫דגימה מיוחדים המסוגלים לדגום מספר ערוצים בקצב של ‪ .5Ghz‬מטרת הפרויקט היא‬
‫לממש כרטיס דוגם של ‪ 4‬ערוצים באמצעות טכנולוגית ‪Switched capacitor array‬‬
‫המיושמת על ידי רכיב ‪ DRS4‬של חברת ‪.PSI‬‬
‫דרישות הפרויקט‪:‬‬
‫‪ .1‬לימוד רכיב ה ‪DRS4‬‬
‫‪.2‬‬
‫דרישות קדם‪ :‬תכן לוגי‬
‫היקף הפרויקט‪ :‬דו סמסטריאלי עם אופציה לחד סמסטריאלי‬
‫מנחה‪ :‬מוני אורבך ‪,‬דו"אל‪ mony@ee.technion.ac.il :‬טלפון‪04 8294664 :‬‬
Microprocessors
On FPGA
‫ושפות תכנון חומרה חדישות‬
‫בראשותו של פרופסור עוזר יואב עציון‬
‫בשנים האחרונות תופסת הארכיטקטורה של מעבדים מרובי ליבות יותר ויותר‬
‫מקום בתעשית ה ‪.High-tech -‬‬
‫מה שהתחיל במעבדים בעלי שני ליבות ויותר של אינטל וחברות אחרות‪ ,‬והמשיך‬
‫עם מעבדי גרפיקה מרובי ליבות‪ ,‬הופך כיום לתחום לוהט בארכיטקטורת מעבדים‪.‬‬
‫היתרונות של מעבד מרובה ליבות לעומת מעבד בעל ליבה אחת הם מרבים‪:‬‬
‫‪ .1‬יכולת עבודה מקבלית אמיתית‪.‬‬
‫‪ .2‬יכולת שליטה בכמות ההספק שצורך המעבד‪.‬‬
‫‪ .3‬יכולת גידול המעבד שאינה מוגבלת עיי בעיות פיסיקליות‬
‫ארכיטקטורה של מעבדים מרובי ליבות מעלה אתגרים רבים ומגוונים‪ .‬שיטת‬
‫התכנות של הליבוד השונות‪ ,‬אופן העבודה של הליבות‪ ,‬אופן התקשורת בין הליבות‪,‬‬
‫דרך השליטה בהספק אותן צורכות הליבות‪ ,‬ועוד‪.‬‬
‫בכדי להתמודד עם האתגרים הללו פותחו מספר שיטות עבודה חדישות‪ .‬אחת מהן‬
‫היא שפה חדשה לתאור חומרה‪ ,‬שפת ה – ‪ .Bluespec‬בניגוד לשפות אחרות (כמו‬
‫‪ )VHDL‬שפה זו מתרכזת בארכיטקטורה של המערכת‪ ,‬ובכך מאפשרת פיתוח מהיר‬
‫של מערכות מורכבות‪.‬‬
‫יואב עציון הוא איש סגל חדש בפקולטה העוסק בתחומים הללו‪ .‬כחלק מהמחקר‬
‫שלו הוגדרו במעבדה הספרתית ‪ 3‬פרויקטים הסמסטר‪.‬‬
‫(‪ )C1‬מימוש מעבד מסוג ‪ OpenRisc‬בשפת ‪BlueSpec‬‬
‫מבוא‬
‫שפת ה ‪ BlueSpece‬היא שפת חדשה ומודרנית המיועדת לתכנון ובניה של חומרה‪ .‬בניגוד ל‬
‫‪ VHDL‬או ‪ VERILOG‬השפה אינה מתמקדת ברמת השער או הפונקציה הלוגית אלא ברמת‬
‫הארכיטקטורה של המערכת‪ .‬כאנלוגיה ניתן לקחת את ההבדל בין שפת ‪ C‬לשפות‬
‫האסמבלר‪ .‬שפה זו ניתנת לסינטזה ומימוש על ‪.FPGA‬‬
‫במסגרת הפרויקט ימומש מעבד ‪ RISC‬מסוג ‪ .OpenRisc‬זהו מעבד שמומש כבר ב‬
‫‪ VERILOG‬והוא בעל ארכיטקטורה ידועה ומוכחת‪.‬‬
‫מידע על ‪BLUESPECE - http://www.bluespec.com‬‬
‫מטרת הפרויקט‬
‫לימוד שפת ה ‪ .BLUSEPECE‬שימוש בשפה על מנת לממש ליבה מסוג ‪.OPENCORE‬‬
‫סינטזה ומימוש על ‪.FPGA‬‬
‫הרצת תוכנית בסיסית על המעבד‪.‬‬
‫בדיקת היכולות של המעבד‪.‬‬
‫דרישת הפרוייקט‬
‫לימוד והבנה של שפת ה ‪ BLUESPECE‬ומעבד ‪OpenRISC‬‬
‫בנית המעבד באמצעות ‪ BLUESPECE‬סינטזה ומימוש‬
‫דרישות קדם‪ :‬תכן לוגי‪ ,‬ידע ב ‪Verilog‬‬
‫היקף‪ :‬דו סמסטריאלי‪ ,‬עם אופציה לחד סמסטריאלי‬
‫מנחה‪ :‬מוני אורבך‪ ,‬טל'‪ ,04-8294664 :‬דוא"ל ‪mony@ee.technion.ac.il‬‬
‫‪(C2) SOPC system implementation using BlueSpec‬‬
‫מבוא‬
‫מערכת )‪ SOPC (system On Programmable Chip‬הפכה להיות פופולרית יותר ויותר‬
‫בשנים האחרונות‪ .‬מגוון רחב מאוד של מערכות נבנו על בסיס ‪.SOPC‬‬
‫מערכות ה ‪ SOPC‬הפכו להיות גדולות יותר ויותר וכיום הם מכילות מספר מעבדים‪ ,‬זכרונות‬
‫משוטפים‪ ,‬מעבדי ‪ DSP‬חיבור לזכרונות ‪ DDR‬ועוד‪.‬‬
‫פיתוח של מערכת כזאת והדיבאג שלה נהפך להיות קשה ביותר‪ .‬נדרשת שפה עלית חזקה‬
‫יותר מ ‪ VHDL‬אשר תהיה מסוגלת לפשט את תהליך הפיתוח של מערכות כאלו‬
‫מטרת הפרויקט‬
‫פיתוח של מערכת ‪ SOPC‬בסיסית באמצעות שפת ‪ .BlueSpec‬המערכת תהיה בעלת‬
‫יכולת לפנות לזכרון ‪ DDR‬ולאינטרנט‪ ,‬וכן ללדים שעל הכרטיס‪.‬‬
‫לשם פיתוח המערכת יעשה שימוש ב ‪ IP Cores‬קימים של חברת ‪( XILINX‬המעבד‪ ,‬יחידת‬
‫האינטרנט‪ ,‬בקר הזכרון) כאשר שפת ה ‪ BlueSpech‬תחבר בינהם לכלל מערכת שלמה‪.‬‬
‫הפרויקט ימומש על כרטיס ‪ ml707‬המשתמש ברכיב החדיש ביותר של חברת ‪ XILINX‬ה ‪7‬‬
‫‪VIRTEX‬‬
‫דרישת הפרוייקט‬
‫לימוד של שפת ה – ‪ .BlueSpech‬תיכנון ובניה של מערכת ‪ SOPC‬באמצעות השפה‪.‬‬
‫כתיבת תוכנית דוגמה‪.‬‬
‫דרישות קדם‪ :‬תכן לוגי‬
‫היקף‪ :‬דו סמסטריאלי‪ ,‬עם אופציה לחד סמסטריאלי‬
‫מנחה‪ :‬מוני אורבך‪ ,‬טל'‪ ,04-8294664 :‬דוא"ל ‪mony@ee.technion.ac.il‬‬
Parallela NOC (Network On Chip) Cluster
Joint project of HSDSL & PSL
The Epiphany architecture
The Epiphany architecture defines a multicore, scalable,
shared-memory, parallel computing fabric. It consists of
a 2D array of compute nodes connected by a low-latency
mesh network-on-chip.
Xilinx Zynq-7020 : Dual Cortex A9 + FPGA SoC
A mix of a dual-core ARM Cortex-A9 subsystem (including cache, memory
controllers, interface, and peripheral functions) with a 28-nm programmable
digital FPGA and programmable analog capabilities. This combination opens
the door to a range of demanding applications, including automotive (video
processing and analytics requirements for driver assistance systems),
broadcast (high-bit-rate bandwidth for high-accuracy video processing and
analytics), and industrial control systems that combine high-processing
demands with tight integration requirements.
The Parallella Computer
The Parallella board is a high performance computing platform based on
Zynq-7020 System-On-Chip and Adapteva’s Epiphany multicore
coprocessor.
This affordable platform is designed for developing and implementing
high performance, parallel processing applications developed to take
advantage of the on-board Epiphany chip. The Epiphany 16 core chips
consists of a scalable array of simple RISC processors
programmable in C/C++ connected together with a fast on chip
network within a single shared memory architecture.
The board has 4 expansion connectors allowing seamlessly
connections from one epiphany core to the next, creating a larger
grid.
4 projects were defined for the Parallela Board in order
to create a scalable Parallela NOC (Network On Chip)
Board Cluster (also a grid of epiphany chips), and maximize the
computational potential.
(C3) Parallela debugging & connectivity board
Project description:
The Parallella board has 4 expansion connectors
One include GPIO pins
While the other pins for uart, jtag, power supply
In this project we will implement a PCB board adaptor, allowing the connection of
GPIO pins, uart, jtag and power to other devices.
This project will include:
 Learning the tools and considerations in designing PCB boards
 Designing a number of PCB boards
 Learning the Parallella board’s development tools
 Configuring the Zynq fpga to connect the relevant pins to the wanted wires
 Writing a program to test and verify that the PCB boards work correctly.
Requirements:

Logic Design
Joint Supervision:
Oz Shmueli Parallel Systems Lab < shmueli@ee.technion.ac.il>
Ina Rivkin High Speed Digital Systems Lab inna@ee.technion.ac.il
(C4) Parallela board – peripherals activation
Project description:
The Parallella board has a number of peripherals including:
SDcard, Ethernet, Usb, DDR, Uart, flash, IC2, HDMI, Jtag
In this project we will configure and activate each of the peripherals in order to
maximize the board's connectivity. Some of them will include adding logic blocks in
the fpga.
This project will include :
 Learning the tools and considerations in designing fpga.
 Learning the Parallella board’s development tools
 Configuring the Zynq fpga
 Writing a program to test and verify that the peripherals work correctly.
Requirements:

Logic Design
Joint Supervision:
Oz Shmueli Parallel Systems Lab < shmueli@ee.technion.ac.il>
Ina Rivkin High Speed Digitak Systems Lab <inna@ee.technion.ac.il>
(C5) Epiphany connectivity board
Project description:
The Parallella board has 4 expansion connectors allowing seamlessly connections
from one epiphany core to the next, creating a larger grid. In order to connect the
boards together, a PCB boards with the matching connectors needs to be designed.
This project will include:
 Learning the tools and considerations in designing PCB boards
 Designing a number of PCB boards
 Learning the Parallella board’s development tools
 Writing a program to test and verify that the PCB boards work correctly.
Requirements:

Logic Design
Joint Supervision:
Oz Shmueli Parallel Systems Lab < shmueli@ee.technion.ac.il>
Ina Rivkin High Speed Digitak Systems Lab <inna@ee.technion.ac.il>
(C6) Task Oriented Programing scheduler
Project description:
This scalable NoC grid of connected epiphany cores, allows us a considerable
computation power. However, the need for a fast and simple way of using so many
computational cores is needed.
In this project we will implement a Task Oriented Programing scheduler on the FPGA
fabric.
Allowing the fpga to monitor the cores and allocate new tasks to free cores,
According to a dependency graph created by the programmer.
This project will include :
 Learning the tools and considerations in designing fpga
 Learning the Parallella board’s development tools
 Designing a Task Oriented Scheduler on the Zynq fpga
 Writing a software API for the designed scheduler
 Writing a program to test and verify that the scheduler works correctly.
Requirements:

Logic Design
Joint Supervision:
Oz Shmueli Parallel Systems Lab < shmueli@ee.technion.ac.il>
Ina Rivkin High Speed Digital Systems Lab <inna@ee.technion.ac.il>
Embedded
Systems
‫(‪ )D1‬מערכת איסוף והעברת מידע מחישני כביש חכמים‬
‫מבוא‪:‬‬
‫אחת הבעיות הקשות בתחזוקה של כבישים היא חוסר הנתונים על מצבו של הכביש והעומס‬
‫שהוא עומד בו‪ .‬עומס זה בא לידי ביטוי באמצעות הזעזועים והתזוזות שנגרמות לכביש עקב‬
‫מעבר התנועה בו לאורך השנים‪ .‬בכדי לבצע ניטור על העומסים האלו הוצע שיטה לפיה גשש‬
‫חכם יוטמן בכביש בעת סלילתו‪ .‬החישן יהיה דמוי אבן‪ ,‬ויכיל בתוכו מערך של חישנים אשר‬
‫יוכלו למדוד את הזעזועים בכביש‪ .‬חישן כזה מומש במעבדה בפרויקט מחקרי המשותף‬
‫למעבדה הספרתית והנדסה אזרחית‪.‬‬
‫אחד הדרישות המרכזיות ממערכת לבדיקת מצב הכביש היא איסוף ושליחת נתונים מרחוק‪.‬‬
‫באופן טבעי עמדת השליטה היא בדרך כלל מרוחקת מהחישנים האוספים את המידע‬
‫מהכביש‪ .‬נדרשת מערכת אשר תוכל לאסוף מידע באופן אלחוטי מהחישנים החכמים‪ .‬לאחר‬
‫איסוף ואנליזה ראשונית של המידע המערכת תוכל להעביר אחורנית (באופן אוטומטי או‬
‫בשליטה מרחוק) את המידע למרכז מידע ארצי‪.‬‬
‫מטרת הפרויקט‪:‬‬
‫תכנון ובניה של יחידת איסוף מידע עצמאית (‪ )embedded system‬אשר תעבוד תחת‬
‫מערכת הפעלה אנדרואיד‪ .‬היחידה תהיה מופעלת ע"יי תאים סולריים וסוללה ותהיה‬
‫מסוגלת לבצע את הפעולות הבאות‪:‬‬
‫‪ .1‬התקשרות עם יחידות איסוף המידע (האבנים החכמות) המוטמנות מתחת לכביש‪.‬‬
‫‪ .2‬יכולת ביצוע אנליזה ראשונית של הנתונים‪.‬‬
‫‪ .3‬התקשרות עם מרכז הבקרה המרוחק באמצעות רשת האינטרנט הסלולרית‬
‫דרישות הפרויקט‪:‬‬
‫‪ .1‬לימוד מערכת ההפעלה אנדרואיד‬
‫‪ .2‬מימוש המערכת‪.‬‬
‫‪ .3‬כתיבת תוכנה‪.‬‬
‫דרישות קדם‪ :‬תכן לוגי‪ ,‬רשתות מחשבים (אופציונלי)‬
‫היקף הפרויקט‪ :‬סמסטריאלי עם אופציה לדו סמסטריאלי‬
‫מנחה‪ :‬בועז מזרחי ‪ ,‬דו"אל‪BoazMizrachi@yahoo.com :‬‬
(D2) 3D Road Mapper
Introduction
One of the important needs for vehicle performance analysis is the road map that
holds the slopes and road elevations. Today, such a map does not exist.
Project goal
The purpose of this project is to design a HW system and SW that connects to the
vehicle's computer, and holds internal sensors: GPS, Accelerometer, Barometer. The
system will log driving sessions and load them into a remote Web server. Then using
some post analysis, the SW will calculate the slope and elevations that the vehicle was
driving through. This way, like "Waze", we map the country roads, but this time - 3D
mapping.
While working on the project, the students can install such a system on their privet
vehicles, test and debug it.
Prerequisite: MAVLAS (nice to have)
Duration: one or two semesters (can be tailored)
Supervisor: Boaz Mizrachi BoazMizrachi@yahoo.com
‫(‪Fuel fraud detector )D3‬‬
‫מבוא‪:‬‬
‫אחת הבעיות הקשות כיום בניהול ציי רכב היא בעיית גניבת הדלק‪ .‬הגניבה יכולה להתבצע‬
‫החל משלב הובלת הדלק במכליות ועד לשימוש בו ברכב עצמו‪.‬‬
‫בשנים האחרונות מנסים למצוא פתרונות לאיתור ארועי גניבת רכב מתוך מיכל הדלק ברכב‪,‬‬
‫והדבר אף חמור יותר במשאית ‪ -‬שם המיכל מכיל יותר מ‪ 400‬ליטר‪.‬‬
‫אחת השיטות לאיתור גניבה הינה בקרת הסיגנל המגיע מחיישן כמות הדלק במיכלים‪.‬‬
‫הבעיה היא שהחיישן מורכב ממצוף בתוך המיכל שמתנדנד בגלל רעידות של הרכב‪ ,‬עליות‬
‫וירידות‪ ,‬עמידה על מדרכה וכדומה‪.‬‬
‫הדבר מביא לך שמתעוררות התראות שווא רבות‪ ,‬מה שגורם לחוסר יכולת להתריע‪.‬‬
‫מטרת הפרויקט‪:‬‬
‫לפתח וליישם אלגוריתם חכם שידע לעקוב אחר אות מצוף הדלק‪ ,‬לכייל אותו בצורה‬
‫אוטומטית‪ ,‬ולאתר גנבות דלק ‪ -‬ואפילו קטנות מאד‪.‬‬
‫הפיתוח יכלול בניית חומרה של קופסת בקרה בתוך הרכב‪ ,‬כתיבת תוכנה משובצת חומרה‪,‬‬
‫ופיתוח מתוכנה לשרת העובד מול קופסאות כאלה המותקנות ברכבים‪.‬‬
‫דרישות קדם‪ :‬תכן לוגי‪ ,‬רשתות מחשבים (אופציונלי)‬
‫היקף הפרויקט‪ :‬סמסטריאלי עם אופציה לדו סמסטריאלי‬
‫מנחה‪ :‬בועז מזרחי ‪ ,‬דו"אל‪BoazMizrachi@yahoo.com :‬‬
‫( ‪ ) D4‬בקרה של מראה מסתגלת‬
‫מבוא‬
‫אופטיקה מסתגלת היא מערכת בקרה שמודדת ומתקנת עיוותים אופטיים בזמן אמיתי‪ .‬בעשור האחרון‬
‫היא פותחה באסטרונומיה למדידת כוכבים דרך עיוותי האטמוספרה‪ ,‬ומאפשרת צילומם במשך שעות‬
‫(לעומת מילי‪-‬שניות עד להפעלת השיטה)‪ .‬התמונות המתקבלות הן באיכות של טלסקופ החלל‪ .‬בפקולטה‬
‫לפיסיקה נעשה שימוש במראה גם לתיקון עיוותים דינמיים בעין‪ ,‬לצורך קבלת תמונה באיכות גבוהה של‬
‫הרשתית‪.‬‬
‫המערכת ממומשת על ידי מראה גמישה המיוצרת ב‪ .MEMS-‬מראה כזאת מכילות עשרות לוחות‬
‫קבלים מקבילים המושכים את הממברנה לפי המתח שעליהם‪.‬‬
‫דרישת הפרוייקט‬
‫במסגרת הפרויקט תיבנה מערכת בקרה לאופטיקה מסתגלת‪ .‬בגלל הצורך לתקן את המערכת בזמן‬
‫אמיתי יש לשלוח את כל המתחים למראה בתוך כמה מאיות שניה‪ ,‬לפי מדידת חזית הגל וחישוב התגובות‬
‫למראה‪ .‬הטכנולוגיה הקיימת מאפשרת בקושי רב את ביצוע הבקרה‪ .‬הפרויקט ימומש כמערכת עצמאית‬
‫המחוברת למחשב הבקרה באמצעות ‪ .USB‬במסגרת הפרויקט תתוכנן ותיבנה מערכת על מעגל מודפס‪.‬‬
‫דרישות קדם‪ :‬תכן לוגי‬
‫היקף‪ :‬חד סמסטריאלי עם אופציה לדו סמסטריאלי‪.‬‬
‫מנחה‪ :‬צחי מרציאנו‪ ,‬דוא"ל ‪szahi81@gmail.com‬‬
(D5) Multichannel Temperature logger Based on ARM MCU
Project Motivation:
In most modern systems there is a requirement to check, monitor
temperature. In order to perform temperature logging, engineers use DAQ
with thermocouples, high ADC resolution and signal conditioning.
Thermocouples usually have sensitivity of 50uV/deg, this requires to use
high resolution ADCs. This project will try to implement direct
thermocouple connection to MCU’s built in ADC and use soft
oversampling and DSP techniques in order to achieve wanted resolution
from built in 12bit ADC. The goal of the project is to achieve temperature
measurement with low cost MCU, without additional signal conditioning.
Project Description:
Student will use evaluation board for ARM Cortex-M4 from ST. Perform
Analog acquisition from several channels, process data for “resolution
extraction” and send the readout data to PC through built in USB
connection.
ARM Cortex M4
Sensor
Array
ADC
DSP
US
B
Pre-Requirements: Logical Design, C
Project Duration: One Semester
Instructor: Evgeni Kuksin
sjeniak@gmail.com
PC
US
B
(D6) Multi VCP with Cortex ARM
Project Motivation
More and more systems nowadays use USB-UART communication in
order to easily connect to embedded systems for communications,
debugging or control purposes. Though there are ICs that include multiple
UARTS from single USB, usually systems don’t posses this luxury (price,
board space…) of having multiple UARTs available for PC
communication purposes. USB-UART devices usually create COM port
on a PC, that enables communication with the device from any terminal.
Having only one COM port sometimes limit user by forcing the
communication to use only single process thread. Having several COM
ports to one system we are able to easily control several processes by using
several threads on the HOST.
Project Description
USB communication between PC and MCU will be implemented.
Evaluation board of ARM Cortex-M4 will be used. Students will use
standard library supplied with the evaluation board and implement up to 4
simultaneous pipes to the HOST. Host will be able to simultaneously send
and receive data from up to 4 different threads. Students will also
implement USB boot-loader for MCU. Host side will be implemented in
Labview.
PC
MCU
Application
PIPE-1
Process-1
COM-1
Process-2
COM-2
Process-3
COM-3
PIPE-3
Process-N
COM-N
PIPE-N
USB
Pre-Requirements: Logical Design, C
Project Duration: One Semester
Instructor: Evgeni Kuksin
sjeniak@gmail.com
PIPE-2
USB
‫)‪Internal logic Analyzer (D7‬‬
‫מבוא‪:‬‬
‫יצרניות ה‪-FPGA -‬ים מספקות כלי למטרת ‪ DEBUG‬במעבדה‪ ,‬הקרוי ‪,Logic Analyzer‬‬
‫המאפשר הקלטה של מידע פנימי ב‪ FPGA -‬והצגתו למשתמש‪ .‬הכלי בנוי מחבילת חומרה‪,‬‬
‫וחבילת תוכנה‪.‬‬
‫החלק החומרתי נכנס לקוד של ה‪ FPGA -‬וכולל זיכרונות לאחסון המידע המוקלט‪ ,‬לוגיקה‬
‫לשינוי קונפיגורציה (לדוגמא‪ :‬סוג ה‪ ,Trigger -‬לדוגמא‪ :‬פעיל בשינוי מ‪ '0' -‬ל‪ ,)'1' -‬לוגיקה‬
‫לזיהוי נעילה של ה‪ Trigger -‬הרצוי ולוגיקה לשליחת המידע המוקלט לתוכנה‪.‬‬
‫החלק התוכנתי כולל ‪ ,GUI‬המאפשר לבחור את סוג ה‪ Trigger -‬להקלטה‪ ,‬מיקום ה‪-‬‬
‫‪ Trigger‬ביחס למידע המוקלט‪ ,‬הצגה נוחה של שמות הסיגנלים המוקלטים והצגה של‬
‫תוצאות ההקלטה‪ ,‬המגיעות מהחומרה‪ ,‬למשתמש‪.‬‬
‫הכלי של יצרנית ה‪-FPGA -‬ים‪ ,ALTERA ,‬נקרא ‪ .SignalTap‬הכלי של יצרנית ה‪-FPGA -‬‬
‫ים‪ ,XILINX ,‬נקרא ‪.ChipScope‬‬
‫מטרת הפרויקט‪:‬‬
‫בניית ‪ Logic Analyzer‬פנימי ל‪ ,FPGA -‬בלתי תלוי ביצרן ה‪ .FPGA -‬החלק החומרתי כולל‬
‫בניית מערכת ב‪ ,VHDL -‬המאפשרת הקלטה של הסיגנלים הרצויים ע"פ קונפיגורציה‬
‫ושליחת המידע המוקלט חזרה למשתמש‪ ,‬וזאת בוצע בפרויקט קודם במעבדה למערכות‬
‫ספרתיות מהירות‪ .‬הפרויקט המוצע מתמקד בחלק התוכנתי אשר יכלול בניית ‪ GUI‬המאפשר‬
‫שינוי קונפיגורציה והצגת המידע המוקלט למשתמש‪ .‬בנוסף‪ ,‬תבנה מערכת תומכת‬
‫המאפשרת בדיקה של המימוש במעבדה‪.‬‬
‫ארכיטקטורת העל‬
‫דרישות הפרויקט‪:‬‬
‫‪ ‬כלי ה‪ Logic Analyzer -‬יהיה בעל תכונות המאפשרות‪:‬‬
‫‪ o‬בחירת סוג ה‪ :Trigger -‬שינוי מ‪ '0' -‬ל‪.'1' ,'0' ,fall ,)rise( '1' -‬‬
‫‪‬‬
‫‪‬‬
‫‪ o‬בחירת מיקום ה‪ Trigger -‬ביחס למידע המוקלט (באמצע‪ ,‬בהתחלה‪,‬‬
‫בסוף‪.)...‬‬
‫‪ o‬קביעת כמות הסיגנלים להקלטה‪.‬‬
‫‪ o‬קביעת עומק ההקלטה (זמן ההקלטה)‪.‬‬
‫‪ o‬שמירת וטעינת ‪ settings‬של פרויקט‪.‬‬
‫‪ o‬שינוי שמות הסיגנלים המוצגים‪.‬‬
‫‪ o‬שמירת המידע המוקלט לקובץ והצגתו באמצעות ‪ waveform‬בכלי סימולציה‬
‫(ב‪.)Modelsim -‬‬
‫‪ o‬אופציונאלי‪ :‬הגדרת ‪-Trigger‬ים חכמים‪ ,‬כמו ‪ Trigger‬מקונן (‪ sequence‬של‬
‫תנאים)‪ Trigger ,‬הכולל השוואות לוגיות (‪ ,greater than‬לדוגמא)‪.‬‬
‫הממשק ביו החומרה ל‪ GUI -‬ולתוכנה יהיה באמצעות פרוטוקול ‪.UART‬‬
‫בניית מערכת תומכת‪ ,‬הכוללת חומרה ותוכנה‪ ,‬המאפשרת הזרקת חבילות מידע‪,‬‬
‫המייצגות סצנות שונות של סיגנלים להקלטה ל‪ ,FPGA -‬קבלת מענה ממנו בנוגע‬
‫למידע המוקלט והשוואה ביחס למצופה‪.‬‬
‫דרישות קדם‪ :‬מערכות ספרתיות‬
‫חד‪-‬סמסטריאלי‪ ,‬עם אפשרות הרחבה לדו‪-‬סמסטריאלי‪.‬‬
‫היקף הפרויקט‪:‬‬
‫משה פוריאן‪ ,‬דוא"ל‪, moshe.porian@elbitsystems.com :‬‬
‫מנחה‪:‬‬
‫‪smoshpo@gmail.com‬‬
‫‪(D8) Arbitrary waveform Generator based using DRAM‬‬
‫בשיתוף עם חברת תבור‬
‫מבוא‬
‫‪ Arbitrary Waveform Generator‬הינו מכשיר המסוגל ליצר אותות אנלוגים בכל צורה‬
‫הנדרשת ע"יי המהנדסים‪ .‬לב ה ‪ AWG -‬הינו זיכרון השומר באופן דיגיטלי את המידע של‬
‫האות‪ .‬המידע מועבר באופן מחזורי אל ממיר דיגיטלי לאנלוגי ‪Analog to Digital‬‬
‫‪ converter – ADC‬אשר הופך את המידע הדיגיטלי לאות אנלוגי‪ .‬למכשיר ה ‪ AWG‬יש‬
‫שימושים רבים בתעשיות שונות‪.‬‬
‫כיום נוצרה דרישה מהתעשייה לאותות אנלוגיים בקצב גבוה אשר המחזוריות שלהם קטנה‪.‬‬
‫הקצבים המדוברים היום הינם ‪ 10GSample/Sec‬וגודל הזכרון השמור את המידע הינו‬
‫מספר גיגה בייט‪.‬‬
‫עד כה היה שימוש בזכרונות ‪ RAM‬אשר היו מהירים מאוד אך גם יקרים מאוד‪.‬‬
‫בכדי להקטין את עלות המכשיר ולהעלות בכמה סדרי גודל את כמות הזכרון‪ ,‬נדרש שימוש‬
‫בזכרונות ‪ DRAM‬מסוג ‪ .DDR3‬זיכרונות אלו הינם זולים מאוד ומהירים‪ ,‬אך דורשים צורת‬
‫עבודה מורכבת‪.‬‬
‫מטרת הפרויקט‪ :‬בנית ‪ AWG‬תוך שימוש ב ‪ FPGA‬אשר יגשר בין ה ‪ ADC‬וזכרון ה‬
‫‪ .DDR3‬הפרויקט יבנה על כרטיס פיתוח של ‪ .XILINX‬קצב העבודה של ה ‪AWG‬‬
‫‪10Gs/sec‬‬
‫תכולת הפרויקט ‪:‬‬
‫‪ )4‬לימוד זכרון ה ‪ DDR3‬ורכיב ה ‪ .ADC‬לימוד ה ‪FPGA -‬‬
‫‪ )5‬תכן ‪ VHDL‬ב ‪ FPGA‬של מערכת אשר מסוגלת לעמוד בקצב העברת נתונים של‬
‫‪10Gs/sec‬‬
‫‪ )6‬כתיבת ממשק משתמש מתאים שירוץ על ‪. PC‬‬
‫דרישות קדם‪:‬‬
‫‪ )3‬תכן לוגי‬
‫משך הפרויקט‪ :‬חד סמסטריאלי עם אופציה להרחבה‬
‫פרטי קשר מוני אורבך ‪mony@ee.technion.ac.il 4664‬‬
‫‪(D9) Arbitrary waveform Generator based using PCIe‬‬
‫בשיתוף עם חברת תבור‬
‫מבוא‬
‫‪ Arbitrary Waveform Generator‬הינו מכשיר המסוגל ליצר אותות אנלוגים בכל צורה‬
‫הנדרשת ע"יי המהנדסים‪ .‬לב ה ‪ AWG -‬הינו זיכרון השומר באופן דיגיטלי את המידע של‬
‫האות‪ .‬המידע מועבר באופן מחזורי אל ממיר דיגיטלי לאנלוגי ‪Analog to Digital‬‬
‫‪ converter – ADC‬אשר הופך את המידע הדיגיטלי לאות אנלוגי‪ .‬למכשיר ה ‪ AWG‬יש‬
‫שימושים רבים בתעשיות שונות‪.‬‬
‫כיום נוצרה דרישה מהתעשייה לאותות אנלוגיים בקצב גבוה אשר המחזוריות שלהם קטנה‪.‬‬
‫הקצבים המדוברים היום הינם ‪ 10GSample/Sec‬וגודל הזכרון השמור את המידע הינו‬
‫מספר גיגה בייט‪.‬‬
‫עד כה היה שימוש בזכרונות ‪ RAM‬אשר היו מהירים מאוד אך גם יקרים מאוד‪.‬‬
‫בכדי להקטין את עלות המכשיר ולהעלות בכמה סדרי גודל את כמות הזכרון‪ ,‬נדרש שימוש‬
‫בזכרונות ‪ DRAM‬מסוג ‪ .DDR3‬זיכרונות אלו הינם זולים מאוד ומהירים‪ ,‬אך דורשים צורת‬
‫עבודה מורכבת‪.‬‬
‫בפרויקט זה זכרון ה ‪ DDR‬נמצא על ה – ‪ .PC‬באמצעות העברת מידע דרך ערוץ ה ‪,PCIe‬‬
‫המידע יועבר מה – ‪ PC‬אל ה ‪ ADC‬באמצעות ה ‪.FPGA‬‬
‫מטרת הפרויקט‪ :‬בנית ‪ AWG‬תוך שימוש ב ‪ FPGA‬אשר יגשר בין ה ‪ ADC‬וזכרון ה ‪DDR3‬‬
‫אשר נמצא על ה ‪ .PC‬הפרויקט יבנה על כרטיס פיתוח של ‪ .XILINX‬קצב העבודה של ה‬
‫‪10Gs/sec AWG‬‬
‫תכולת הפרויקט ‪:‬‬
‫‪ )7‬לימוד זכרון ה ‪ DDR3‬ורכיב ה ‪ .ADC‬לימוד ה ‪FPGA -‬‬
‫‪ )8‬תכן ‪ VHDL‬ב ‪ FPGA‬של מערכת אשר מסוגלת לעמוד בקצב העברת נתונים של‬
‫‪10Gs/sec‬‬
‫‪ )9‬כתיבת ממשק משתמש מתאים שירוץ על ‪. PC‬‬
‫דרישות קדם‪:‬תכן לוגי‬
‫משך הפרויקט‪ :‬חד סמסטריאלי עם אופציה להרחבה‬
‫פרטי קשר רולף הילדנברג ‪rhilgen@ef.technion.ac.il‬‬
(D10) 32ch Beam-Former for Medical Ultrasound Scanner
Ultrasound-based diagnostic imaging technique is used
for visualizing internal body structures
including tendons, muscles, joints, vessels and internal
organs for possible pathology or lesions.
Ultrasound scanner uses array of transducers in order to
send and receive sound waves. After a processing of the returned echo signals an
image is created and specialist can perform a diagnostic on it.
Current project will address the development of 3D ULS imaging system for research
purposes.
Project Description:
Students will build a beam former module for ultrasound scanner. One
module will include 32 transmitting channels with configurable beam
former delays and a HV switches for measurements of the echo signal.
Students will perform schematic design of the module and signals
simulations. Project can be prolonged to second semester for PCB design
and manufacturing.
Project Duration: One semester (can be prolonged to Dual)
Pre-Requirements: Logical Design, Motivation
Instructor: Evgeni Kuksin 0544669902 sjeniak@gmail.com
Connec
tor
Bottom
Pulser
T/R
Beam
Former
Pulser
T/R
Beam
Former
Connec
tor
Bottom
HV Power
(D11) Multichannel Probe for Bio-signals sampling
Introduction:
Nowadays there are more and more researches done in a field of
biological signals (ECG, EEG, nerve signals, etc…). Due to a nature
of action potential propagation inside, nerves, heart… we need to
track the propagation, measure it strength and examine time domain
behavior of the signal. In order to track the signal we need to spread
a net of bio-sensors (bio-antennas) and to start recording all of them
simultaneously. As many sensors we can put inside the net, as finer
resolution and precision we will get.
Project Description:
Project will focus on a
development of multichannel
ADC. ADC will have 128
channels, 18bit resolution and
sample rate of up to 40KSps
per channel. Students will go
over entire cycle of system development, from definition, through mixed-signal
design, PCB design, manufacturing, and final system integration.
Project Goal:
Project goal is to design world first 128ch ADC based on National Instruments
developing Platform.
After project completion, students will gain experience and master following fields:
Mixed-Signal design, PCB design, Design for manufacturing (DFM), FPGA, Power
supplies, High precision systems, Analog intensive system design.
Required Courses: Logical Design, Linear signals, Analog Circuits (recommended)
Project Duration: One semester (Can be expanded into two)
Instructor: Evgeniy Kuksin sjeniak@gmail.com
‫(‪ )D12‬מפסק חכם מבוסס ‪Arduino‬‬
‫מבוא‪:‬‬
‫בית חכם והתפיסה של ‪ IOT – Internet Of Things‬הפכו להיות בשנים האחרונות הדבר הבא שכולם‬
‫מחכים לו‪ .‬תפיסת ה ‪ IOT‬גורסת שלכל יחידה בבית (כולל מפסקי חשמל) תהיה אפשרות גישה ושליטה‬
‫למרחוק ו\או עבודה באופן אוטו מטי‪ .‬בצורה זו ניתן לשלב בבית יחידות שליטה עצמאיות שלא ידרשו‬
‫סלילת תשתית מיוחדת‪ ,‬אך הן ככלל יהפכו בית רגיל להיות לבית חכם‪ .‬באופן זה ניתן להפוך בהדרגה‬
‫בית לנשלט מרחוק‪ ,‬ואז בהדרגה לשדרג אותו‪ .‬בשיטה זו הבית החכם הופך להיות בהישג יד של כל אחד‬
‫ולא רק העשירון העליון‪.‬‬
‫מטרת הפרויקט‪:‬‬
‫בנית מפסק חכם‪ ,‬בגודל פיסי של מפסק תאורה או מפסק דוד‪ .‬המערכת תהיה מסוגלת להתחבר לאינטרנט‬
‫באמצעות ‪ ,WIFI‬ולקבל הוראות דרך הרשת‪ .‬ניתן יהיה להפסיק או לחבר את המפסק‪ ,‬או לתכנת אותו‬
‫אוטומטית לעבודה בשעה מסוימת ולאורך זמן נתון‪.‬‬
‫דרישות הפרויקט‪:‬‬
‫‪ .1‬לימוד כרטיס ‪arduino‬‬
‫‪ .2‬בנית החומרה האלקטרונית הנדרשת‬
‫‪ .2‬כתיבת תוכנה לכרטיס‬
‫דרישות קדם‪ :‬מערכות ספרתיות‬
‫היקף הפרויקט‪ :‬סמסטריאלי עם אופציה לדו סמסטריאלי‬
‫מנחה‪ :‬מוני אורבך ‪,‬דו"אל‪ mony@ee.technion.ac.il :‬טלפון‪04 8294664 :‬‬
‫(‪ )D13‬חכמת העדר – ניטור ובקרת בעלי חיים עדריים‬
‫הפרויקט מבוצע בשיתוף חברת סטארט‪-‬אפ‬
‫כחלק בלתי נפרד ממגמת ה‪ ) Internet Of Things ( IOT-‬ועל מנת לסייע במחקר ובגידול עדרים‪,‬‬
‫עולה הצורך לניטור ובקרה על בעלי החיים‪.‬‬
‫מטרת הפרויקט הינה לפתח וליישם מערכות איכון רשתיות לבעלי חיים תוך התבססות על "חוכמת‬
‫העדר" להתגברות על האתגרים הטכנולוגיים ויצירת תמונת המצב הנדרשת‪.‬‬
‫המערכת הינה מערת ניטור ובקרה בזמן אמת )‪ (Real-Time‬ותתבסס על יחידות איכון שיקושרו ביניהן‬
‫בתקשורת אלחוטית בארכיטקטורת ‪ Mesh‬ויחוברו לענן באמצעות תקשורת סלולארית‪.‬‬
‫האתגר המרכזי בפרויקט הינו פיתוח מערכת ניטור ובקרה אפקטיבית בזמן אמת תחת מספר מגבלות‬
‫יישום שבראשן הגבלה משמעותית על צריכת האנרגיה‪.‬‬
‫הפרויקט יכלול פיתוח ואינטגרציה של חומרות יחידות האיכון שיתבססו על מיקרו‪-‬בקר ורכיבים‬
‫משלימים‪ ,‬ניתוח‪ ,‬כתיבת ויישום אלגוריתם תקשורת ייחודי למערכת המתבסס על "חוכמת העדר" ופיתוח‬
‫צד שרת להצגת הנתונים המתקבלים מיחידות האיכון‪.‬‬
‫הפרויקט מהווה הזדמנות להיחשפות לחברת סטארט‪-‬אפ ולפיתוח מערכת תוך מציאת פתרונות יצירתיים‪.‬‬
‫תידרש חתימה על הסכם סודיות‪.‬‬
‫דרישות קדם‪ :‬מערכות ספרתיות‬
‫היקף הפרויקט‪ :‬סמסטריאלי עם אופציה לדו סמסטריאלי‬
‫מנחה‪ :‬מוני אורבך ‪,‬דו"אל‪ mony@ee.technion.ac.il :‬טלפון‪04 8294664 :‬‬
‫)‪ (D14‬מערכת ‪ Biofeedback‬לחולי פרקינסון‬
‫מבוא‪:‬‬
‫חולי פרקינסון סובלים מבעיה נוירולוגית שמפריעה ואף מונעת את השליטה הרצונית‬
‫בשרירי הגוף‪ .‬השריר מתכווץ ונרפה ללא שליטה (ולעתים ללא ידיעה) של החולה‪ ,‬וגורם‬
‫לרעידות בלתי נשלטות‪.‬‬
‫במעבדה הספרתית פותחה מערכת המזהה אירועים של "התקפי רעידות" בלתי רצוניים‬
‫ואף מתריעה על כך לחולה (שלעתים אינו מודע להתקף)‪ .‬ההתרעה המתבצעת באמצעות‬
‫זמזם ו\או נורה‪ .‬מערכת זו היא פסיבית ואינה יכולה להתערב באופן אקטיבי במשוב בין‬
‫המוח לשריר‪.‬‬
‫מטרת הפרויקט‪:‬‬
‫המטרה בפרויקט הינה להוסיף משוב אקטיבי אשר יאפשר גירוי ישיר של השריר‬
‫באמצעות המערכת‪ .‬דבר זה יאפשר להתריע בפני החולה על קיום "התקפת רעידות"‬
‫באמצעות גירוי השריר הרועד‪ .‬כך תיצור המערכת ‪ biofeedback‬אשר יאפשר ביטול של‬
‫הרעידות הבלתי רצוניות על ידי המוח‪.‬‬
‫גירוי השרירי יעשה על ידי מערכת יחודית של חברת ‪.compex‬‬
‫דרישות קדם‪ :‬תכן לוגי‬
‫היקף הפרויקט‪ :‬חד‪-‬סמסטריאלי עם אופציה לדו‪-‬סמסטריאלי‪.‬‬
‫מנחה‪ :‬אלכסנדר קינקו ‪alexkinko@yahoo.com‬‬
‫רשימת פרויקטים לסמסטר אביב ‪2015‬‬
‫פרטים נוספים והרשמה אצל‪:‬‬
‫מוני אורבך חדר ‪317‬פ טל ‪4664‬‬
‫‪mony@ee.technion.ac.il‬‬
‫אינה ריבקין חדר ‪318‬פ‪ .‬טל ‪4789‬‬
‫‪inna@ee.technion.ac.il‬‬
‫אלי שושן חדר ‪317-0‬פ‪ .‬טל ‪4794‬‬
‫‪elis@ee.technion.ac.il‬‬
‫ברוריה זהר חדר ‪318‬פ טל ‪4787‬‬
‫כללי הרשמה לפרויקטים במעבדה ספרתית‪:‬‬
‫‪ .4‬על הסטודנטים להתקשר למנחה ולתאם אתו את נושא הפרויקט‬
‫ולקבל את אישורו בכתב לביצוע הפרויקט‪.‬‬
‫‪ .5‬תנאי מקדים להתקשרות למעבדה הוא הצגת אישור ביצוע קורס‬
‫בטיחות בחשמל‪.‬‬
‫‪ .6‬לתאם סידורי הרשמה (טפסים‪ ,‬אישור המעבדה וכו") עם מוני‬
‫אורבך‪ .‬רישום במחשב למקצוע "פרויקט" הוא תנאי מקדים‬
‫לרישום במעבדה ויבוצע על ידי הסטודנט‪.‬‬