RAM-Speicher

Elektronik II
19.05.2014
E. Riedle
VI. Elektronische Speichermedien
Schieberegister
x Schieberegister dienen zur Speicherung von Binärsignalen. Es wird aus mehreren FlipFlops aufgebaut. Jedes Flip-Flop stellt eine Binärstelle dar.
x Ein Schieberegister hat die Fähigkeit, die eingespeicherte Information bitweise zu
verschieben.
Anwendungen:
-
Verschiebung aller Stellen (Bits) einer Dualzahl um eine Stelle zu
höherwertigen Bits = Multiplikation der Zahl mit dem Faktor 2
-
geringstwertige Bit (20) = 0
-
Verschiebung zu geringerwertigen Bits bedeutet Division der Zahl durch 2
-
Serien-Parallel- und der Parallel-Serien-Wandlung von Information.
1
Zur Erinnerung JK-Flip-Flop:
VCC
5V
Set
Set: Q = 1
Q
Key = S
Reset Q = 0
Eingang
2.5 V
2.5 V
X3
U3
&
Tabelle zum JK-Flip-Flop
J
1
0
Schaltsymbol:
C
n
n
Q
1
0
NAND3
Qbar
Key = SpaceU5
NOT
2.5 V
U4
&
NAND2
reset
2.5 V
U1
SET
J
Q
NAND2
1
K
0
1
&
Key = J
clock
mit einem Eingang:
U1
U2
&
NAND3
X4
Key = R
K ~Q
RESET
JK_FF
2
Der Eingang J2 am ersten Flip-Flop dient zur Auswahl, ob beim Verschieben von links Nullen
oder Einsen eingeschrieben werden sollen. Bei J2 = 0 ist (J,K) = (0,1), d.h. mit jedem
Taktimpuls erfolgt ein Reset (Einschreiben einer Null).
E
VCC
X2
X1
2.5 V
5V
X3
2.5 V
2.5 V
J2
U1
U2
X4
2.5 V
U3
2.5 V
U4
SET
J
Q
SET
J
Q
SET
J
Q
SET
J
Q
K ~Q
RESET
JK_FF
K ~Q
RESET
JK_FF
K ~Q
RESET
JK_FF
K ~Q
RESET
JK_FF
Key = A
U5
1
NOT
T
Key = Space
X5
2.5 V
Das Einschreiben von Informationen in das Register erfolgt parallel über die Set- und ResetEingänge der JK-Flip-Flops oder seriell über Eingang J2.
3
Flip-Flop Speicher
Bei Flip-Flop Speicher ist im Gegensatz zu Schieberegister keine serielle Ein- und Ausgabe
möglich Æ parallele Eingabe und Ausgabe
X1
VCC
X2
2.5 V
5V
X3
2.5 V
U1
X4
2.5 V
U2
2.5 V
U3
U4
SET
J
Q
SET
J
Q
SET
J
Q
K ~Q
RESET
JK_FF
K ~Q
RESET
JK_FF
K ~Q
RESET
JK_FF
SET
J
Q
K ~Q
RESET
JK_FF
T
Key = Space
R
X7
X6
2.5 V
2.5 V
S1
Key = 1
X5
2.5 V
S2
Key = 2
U5
NOT
1
U7
NOT
1
U8
NOT
1
1
Key = R
U6
NOT
E
S3
Key = 3
2.5 V
S4
Key = 4
4
Digitale Speicherelemente
Man unterscheidet Zwischenspeicher, die die Daten nur für eine bestimmte Zeit behalten, und
Speichern, die die Daten praktisch ewig sichern.
Halbleiter- Speicher:
diskrete Speicherzellen -> Flip- Flops etc
Speicherung auf dem Chip:
x Flüchtige Speicher RAM (Random Access Memory)
verlieren Speicherinhalt nach Abschalten der Versorgungsspannung
x Nicht flüchtige Speicher ROM Read Only Memory)
kann nur ausgelesen werden
ROM
Daten werden behalten, auch wenn Stromversorgung und Takt fehlen. Speicherung der Daten
erfordert meist spezielle Geräte -> Programmierung
RAM
Schreib- Lese- Speicher mit wahlfreiem Zugriff. Zugriff auf jedes Datenwort zu beliebigen
Zeitpunkt (im Gegensatz zu seriellen Speichern, bei denen die Daten nur in der Reihenfolge
gelesen werden können, in der sie auch geschrieben wurden. -> FIFO- Speicher).
5
Masken ROM
Festverdrahtete Speicherbausteine, die im Kundenauftrag programmiert werden.
x Taschenrechner
x Musik-Chips etc.
PROMs
Programmierbare ROMs. "Sicherungs PROMS", bei denen während der Programmierung eine
kleine "Sicherung" durchgebrannt wird. Vorgang ist nicht rückgängig zu machen.
EPROM
Erasable PROM. Löschbarer Festwertspeicher (Löschen durch UV- Bestrahlung)
EEPROM
Electrically Erasable PROM. Löschbarer Festwertspeicher (Löschen durch elektrisches
Signal).
Festwertspeicher (ROM, PROM, EPROM, EEPROM)
x Daten zu speichern, die sich nicht verändern
x Festwertspeicher dienen dazu, große logische Schaltnetze zu ersetzen.
Die Kombination der Eingangsvariablen wird als Speicheradresse interpretiert. Jeder dieser
Kombinationen wird ein Zustand der Ausgangsvariablen zugeordnet, der durch die
6
Wahrheitstabelle gegeben ist und unter der entsprechenden Adresse gespeichert ist. Jeder
Ausgangszustand kann z.B. als Minterm in der disjunktiven Normalform der Eingangsvariablen
interpretiert werden.
Ein Festwertspeicher läßt sich mit Halbleiterdioden auf sehr einfache Weise realisieren:
Bei Anlegen einer positiven Spannung an eine Adressenleitung:
Datenleitungen D0 ... D7 haben eine positive Spannung („1“-Signal), wenn die entsprechende
Datenleitung mit der Adressenleitung über eine Diode verbunden ist.
7
x Speicherung von Datenworten, Abrufbar durch Adressleitungen
x Maskenprogrammierung, eine Änderung des Speicherinhalts ist nicht möglich
Die Herstellung solcher ROMs lohnt sich nur bei großen Stückzahlen (z.B. Algorithmen
in Taschenrechnern etc)
Anwender programmierbare ROMs (sog. PROMs) besitzen zunächst in allen
Kreuzungspunkten Dioden, die mit Sicherungselementen (z.B. dünne Bahnen aus
polykristallinem Silizium) in Reihe geschaltet sind.
8
Der Anwender „brennt mit Hilfe eines Programmiergerätes mit einem kurzen Stromimpuls die
Sicherungen an denjenigen Kreuzungen heraus, an denen eine Diode unerwünscht ist.
Programmierbare und löschbare ROMs sind EPROM (Erasable Programmable ROM) und
EEPROM (Electrically Erasable Programmable ROM) bekannt. Bei den EPROMs besteht die
Verbindung an den Kreuzungen zwischen Adressen- und Datenleitungen aus MOS-FETs mit
einer “schwimmenden“ Gate-Elektrode (Floating Gate MOS-FET).
Programmierung einer 0:
kurzer Impuls hoher negativer Spannung
zwischen Gate und Substrat
Negative Ladungsträger gelangen auf die
„schwimmende“ Gate-Elektrode (FG)
höhere Gate-Source-Spannung nötig, als ohne negative
Ladungen auf dem FG
Kennlinien ID = f(UGS) ist verschoben:
Kennlinie (1): ohne neg. Ladung
Kennlinie (2): mit neg. Ladung
9
Aufbringen positiver Ladungen auf das FG Æ MOS-FET ist immer leitend
Floating-Gate MOS-FETs halten die einmal aufgebrachte Ladung mindestens 10 Jahre
Æ Einsatz von EPROMs in Rechenanlagen
Löschung des EPROMs durch ultraviolettes Licht, ei den EEPROMs auf elektrischem Wege.
Flüchtige Speicher
frei wählbarer Zugriff auf jede Speicherzelle, schreib- und lesbar, Anordnung in Matrixform
x SRAM: static RAM, -> Flip- Flop
x DRAM: dynamic RAM -> Kapazität
Aufbau einer Speicherzelle mit einem
D-Flip-Flop:
Adressierung: Adressenleitungen xi und yj
Information lesen oder speichern erfolgt über S
Lesen: S = 0, Schreiben: S = 1, D = Dateneingang L = gelesene Information
10
Aufbau eines RAMs mit einer Speicherkapazität von 16 Bit:
Die Ansteuerlogik (Schreib-/Lese-Funktion der D-Flip-Flops) ist nicht eingezeichnet.
11
x Statische Speicherung in Flip-Flops möglich
x Kurze Zugriffszeiten (10 ns)
Zugriffszeit: Zeit, die benötigt wird, um nach Anlegen der Adressen die Information am
Datenausgang bereitzustellen
In Zugriffszeit enthalten ist die Durchschaltzeit der Adresskodierung!
Timing Sequenz beim Schreiben und Lesen eines RAMs
Zeitlicher Ablauf eines Schreibvorganges
A = Adresse
D = Data input
CS = Chip Select (write enable)
R/W´= Read/ Write´
tAS: Address Setup Time
tWP: Write Pulse Width
tDW: Data Valid to End of Write Time
tH: Hold Time
12
x Damit nicht in falsche Speicherzelle geschrieben wird: tAS
x Dauer des Schreibimpuls (R/W’) darf die Zeit tWP nicht unterschreiten.
x Daten müssen tDW vor Ende der Schreibimpulses stabil anliegen.
x Hold time der Daten nach Ende des Schreibimpulses
Zeitlicher Ablauf eines Lesevorganges
tAA = Address Access time
Wesentlicher Fortschritt: CMOS Speicherzelle
Statische Speicher werden verwendet, wenn hohe Geschwindigkeiten und nicht allzu großer
Speicherbedarf erforderlich ist (Cache Speicher)
13
14
Dynamischer RAM-Speicher (DRAM):
Außer Flip-Flop-Speicherelementen eignen sich auch Kondensatoren zum Speichern von
Informationen Æ Prinzip der DRAMs
MOS-Technologie Æ Speichern der Information in Gate-Kapazität (1 Transistor Speicherzelle)
Vorteil: sehr klein
sehr wenig Verlustleistung
Nachteil: Information wird nur
sehr kurz aufbewahrt
(-> Leckströme)
Tri-State-Treiber
yj
Bitleitungen
Wortleitung Xi
Æ "refresh" notwendig
ca. alle 10 ms
=> daher ´D´RAM
T5
T
C
CL
Gate auf 0 Æ Speichern der Ladungen
Gate auf 1 Æ
,
yj :Referenzleitung
Leseverstaerker
+
Bit Yj
Übertragen des Zustands der Spalte
Beim Schreiben wird die Kapazität entsprechend des Pegels des Leitungstreiber geladen yi.
Beim Lesen detektiert der Verstärker die Ladung auf dem Kondensator
1
x Mehr als 50% Ladung Æ logische 1
x Spannungsänderung an der BIT-Leitung ist gering, daher der Leseverstärker
x Spannung an C ändert sich, da CL geladen wird (zerstörendes Lesen)
x C muß im gleichen Zyklus wieder geladen werden
Beispiel: 1 M Bit DRAM 512 Zeilen
Zykluszeit Refresh pro Zeile ca. 200 ns
Zeitbedarf Refresh: 512 x 200 ns = 0,1024 ms
Tri-State Treiber: Transistoren der Gegentaktstufe können über einen Steuereingang in den
hochohmigen Zustand schalten!
Æ Baustein kann an Sammelleitungssystemen (Bussystemen) betrieben werden
siehe dazu Spaltenaufbau DRAM Speicher
2
Realisation:
Trench-Kapazität
In modernen DRAMs:
Transistor und Kapazität sind
zu einem Element verschmolzen
3
Refresh-Zyklen sind Auslesen und Wiedereinschreiben der Informationen!
Batteriegepufferte Speicher (SRAM) Æ Non volatile RAM (endliche Betriebsdauer)
Daher Datensicherung in einem EEPROM (für Benutzer im Hintergrund, shadow RAM)
Speicherung nur, wenn sich der Spannungszustand ändert (Stromausfall,
Spannungsschwankungen)
Einsatz Beispiele: Moderne Tachometer, Betriebstundenzähler, Computer beim, CNC
Maschinen
Fazit:
x Dynamische Speicher erreichen viel höhere Packungsdichten
x Dynamische Speicher benötigen eine komplexe Ablaufsteuerung und sind daher
langsamer als statische RAMs
4
Speicheradressierung
Die gesamte Adresse bilden M Bit
für eine quadratische Speichermatrix Æ je zur Hälfte werden die bit einem Spalten- bzw.
einem Reihen-Adressdecoder zugeführt
Auslesen über enable-Steuerung
5
Speicher mit wortweiser Organisation, ein- oder zweidimensionaler Adressierung:
Datenwortbreite: N bit
6
2
7
Adressdecoder
2k-1
2k-1
8
RAM Typen Zusammenfassung:
Stand ca. 2000
SRAM Static random access memory
Nutzt 4-6 Transistoren für jede Speicherzelle, keine Kapazität
Æ wird überwiegend für Cache-Speicher genutzt
DRAM Dynamic random access memory
Hat Speicherzellen bestehend aus einem Transistor und einem Kondensator
Æ benötigt „refresh“ und wird überwiegend als Massenspeicher (bis 1Gbit) benutzt
FPM DRAM Fast page mode dynamic random access memory
Originalform des DRAM, wartet bis ein bit lokalisiert wurde, liest das bit, bevor das nächste bit
lokalisiert wird
Æ Maximum Transferrate ist ca. 176 MB/s.
EDO DRAM Extended data-out dynamic random access memory
Wartet nicht das Auslesen des ersten bit ab. Sobald die Adresse des ersten bit lokalisiert ist,
beginnt der Prozess des nächsten bit
Æ Maximum Transferrate ist ca. 264 MB/s.
SDRAM Synchronous dynamic random access memory
burst mode Konzept: Auslesen entlang der Reihe, die das gewünschte bit enthält und liest alle
nachfolgenden bits der Reihe, Die Idee: Daten immer in Sequenzen ablegen
Maximum Transferrate ist ca. 528 MB/s.
9
DDR SDRAM
Double data rate synchronous dynamic RAM
Wie SDRAM mit höherer Bandbreite
Æ Maximum Transferrate ist 1,064 MB/s (DDR SDRAM 133 MHZ).
Memory Module:
SIMM (single in-line memory module)
30-pin connector (9 x 2 cm), in den meisten Computer immer zwei SIMMs Module
Jedes SIMM 8 bit Daten, während BUS 16 bit Datenbreite hatte
Später: 11 x 2.5 cm mit 72-pin connector, höhere Bandbreite bis 256 MB of RAM.
From the top: SIMM, DIMM and SODIMM memory modules
10
dual in-line memory module (DIMM).
168-pin connector (14 x 2.5 cm), Speicherplatz 8 MB to 128 MB pro module
kann einzeln installiert werden
für Notebooks: Æ small outline dual in-line memory module (SODIMM) Konfiguration
Varianten von RAM Speichern
x Dynamic RAM controller: sorgt für „refresh“ und verhindert Speicherzugriffkonflikte
x Zweitorspeicher: spezielle RAM-Bausteine, die es zwei unabhängigen Prozessen
ermöglicht auf gemeinsame Daten zuzugreifen Æ Datenaustausch
o getrennte Adressdecoder
o Zugriff wird von „arbitrator“ (Schiedsrichter) überwacht
x FIFO (first in first out) Speicher
Besonderes Schieberegister, das zuerst eingelesene Wort wird auch zuerst wieder
ausgelesen
o Im FIFO kann einlesen und auslesen asynchron erfolgen
o Zur Kopplung asynchroner Systeme
FIFO erster Generation: Schieberegister
FIFO zweiter Generation: verschieben von Adresszeiger
11
.
E. Riedle
LMU
Physik
.
gleiche physikalische Größe und Raster der Kontakte
für Memory verschiedener
Entwicklungsstufen und
Kapazität
unterschiedliche Kerben im
„Stecker“ um Verwechslung
zu vermeiden
Preis 2014: ca.10 € / GB
starke Schwankungen am
Markt, z.B. durch Ausfall
von Produktion
derzeit bis zu 8 GB pro Modul Æ Betriebssystem
E. Riedle
LMU
Physik
.
Wiki: DDR-SDRAM (englisch Double Data Rate Synchronous Dynamic Random Access
Memory) ist ein Typ von Random Access Memory (RAM), das heißt ein spezieller Halbleiterspeicher, den es aktuell in vier Varianten gibt.
x DDR-SDRAM mit 184 Kontakten
x DDR2-SDRAM mit 240 Kontakten
x DDR3-SDRAM ebenfalls mit 240 Kontakten
x DDR4-SDRAM mit 284 Kontakten
E. Riedle
LMU
Physik
.
LMU
E. Riedle
Physik
E. Riedle
Physik
.
LMU
Cache-Speicher
Der Cache ist ein spezieller Puffer-Speicher, der zwischen dem Arbeitsspeicher und dem
Prozessor liegt Æ ganze Befehls- und Datenblöcke werden in den Cache kopiert
x Cache Technologie benutzt kleineren aber schnellen Speicher um Zugriffe auf langsamen
Hauptspeicher zu beschleunigen
x Cache hit Æ Daten im cache-Speicher
Cache miss Æ Daten müssen aus Hauptspeicher geholt werden
x Mehrere Cache Ebenen sind möglich (first and second level cache)
12
First-Level-Cache (L1):
Schnellste Speicher, der im Prozessor eingebaut ist. Dort werden Befehle und Daten
zwischengespeichert. Die Bedeutung des L1 Caches wächst mit der höheren
Geschwindigkeit der CPU.
Second-Level-Cache (L2):
Eigentliche Cache, der außerhalb des Prozessors liegt. In ihm werden die Daten des
Arbeitsspeichers(RAM) zwischengespeichert.
13
Third-Level-Cache (L3):
Diese Art von Cache verwendet AMD bei seinem Prozessor K6-3. Er liegt außerhalb des
Prozessors, und ist bis zu 2 MB groß.
Write-Trough
Das ist das Verfahren bei dem der Second-Level-Cache die Daten sofort in den
Arbeitsspeicher schreibt. Die Steuerung für den Schreibvorgang wird vom Cache
übernommen. Der Prozessor kann in dieser Zeit weiterarbeiten.
Write-Back
Das ist das Verfahren bei dem der Second-Level-Cache dem Prozessor mitteilt, das die
Daten in den Arbeitsspeicher geschrieben sind.
Flash memory, BIOS
Grundlagen dazu: EPROMS, EEPROMS
Idee: Schaffe Reservoir von Ladungen
"zwischen Gate und Kanal"
Ladung "drin" -> Vth(1)
Ladung "draußen" -> Vth(2)
14
"Laden" des Potentialtopfes:
Starke Rückwärtsspannung am p+n Übergang
-> Lawinendurchbruch
Elektronen gelangen durch Tunneln durch
die dünne "untere" Barriere in den Potentialtopf (floating
gate).
Dort bleiben sie nach Abschalten der Rückwärtsspannung
Æ "Gate" ist negativ geladen
"Löschen": Bestrahlung mit UV (253.7 nm)
15
Elektronen dienen als Barriere zwischen Gate und Kanal
Analog zum maskenprogrammierten ROM (fehlende MOSFETs) Æ Isolation des Gates
Bei ROM durch weglassen des Gates, Beim EPROM durch „floating gate“
16
Bei EEPROMS: Metall-Nitrit-Oxid-Halbleiter FET
Idee: SiO2-Si3N4-Grenzfläche enthält sehr viele "Oberflächenzustände" innerhalb der
Bandlücke
Bandschema
Schreiben:
x hohe negative Gatespannung (~25 V) für 10...20 msec
x Löcher tunneln durch das (dünne) Oxid und werden an der SiO2-Si3N4-Grenzfläche
"getrapped".
x Diese Ladung bleibt auch erhalten, wenn VGate wieder Null ist
x Diese Ladung induziert eine gleich große negative Ladung im Kanal => Leitfähigkeit!
17
Löschen:
x hohe positive Satzspannung invertiert den Vorgang
Ob die Speicherzelle eine Null oder Eins trägt, hängt von der Verknüpfungslogik ab.
Nach der obigen Verknüpfung (siehe maskenprogrammierbarer ROM) ist ein weitere
Transistor zur Selektion erforderlich.
Realisierung auch mit floating Gate möglich (sehr geringe Oxidschichtdicke, tunneln in beide
Richtungen möglich)
EEPROMs werden Byte für Byte geschrieben Æ zu langsam für die meisten Anwendungen
Æ Flash memory, spezieller Typ EEPROM der Daten blockweise schreiben und löschen kann
512 bytes auf einmal statt byte für byte
Anwendungen:
x BIOS-Chip ist die übliche Anwendung des Flash memory
x Halbleiterspeicher wie SmartMedia and CompactFlash cards
Æ Digitalkameras, "electronic film" (2-128 MB)
18
x Memory Sticks, PCMCIA memory cards, memory cards für Videospiel Systeme
Elektrische Leistung wird von System
über die Kontakte an den
Flash-Memory geliefert
SmartMedia card
CompactFlash wurden 1994 von Sandisk
entwickelt
x größere Speicherkapazität
x CompactFlash-Karten nutzen einen onboard
controller ship
CompactFlash card
19
.
.
Anwendung: BIOS (Basic input / output system)
BIOS software hat diverse Aufgaben:
x Instruktionen and den Prozessor zum Laden des OS
x Power-on self-test (POST) für die verschiedenen Hardware-Komponenten
x Aktivierung anderer BIOS-Chips (z.B. SCSI, Graphikkarten)
x Beinhaltet low-level Routinen für das OS zum Ansprechen von Peripherien
(Keyboard, Bildschirm, serielle und parallele Schnittstelle etc.)
x Stellt Settings für die hard disk, floppies, Uhr etc zur Verfügung
20
.
Vergleich verschiedener Speichertypen
Zugriffszeit/ns
Datenerhaltung/Jahr
DRAM
SRAM
EEPROM
Flash
FRAM
MRAM
10 - 70
5 - 70
40 - 70
40 - 85
40 - 70
40 - 70
0
0
> 10
> 10
> 10
> 10
Lesezyklen
> 10
Schreibzyklen
> 10
Schreibzeit
15
15
> 10
> 10
15
15
> 10
15
> 10
6
> 10
15
> 10
6
einige ns wenige ns 1–10 ms 1μs–1ms
< 12 - 18
10 -18
> 10
> 10
15
15
100 ns
> 10
> 10
15
15
einige ns
nur VersorSchreibstrom
gungsspannung
Schreibspannung/V
<5
<1-5
Eignung für niedrige
Spannungen
begrenzt
gut
begrenzt begrenzt
begrenzt
gut
Skalierbarkeit
begrenzt
gut
begrenzt begrenzt
begrenzt
gut
.
FinFlash – Nonvolatile data storage beyond 16 Gbit
FinFlash: Facing the serious scaling issues for the sub-50nm range of flash technologies, Infineon introduced novel
Field Effect Transistors-based (FinFET) charge-trapping
memory cells. These new memory transistors use a gate
that surrounds a silicon ridge called a silicon "fin" (Si-fin) to
improve the electrostatic control of the channel region.
Using this architecture, Infineon has built memory transistors with very short gate lengths down to 20 nm using fins
about ~10 nm wide (see picture ) on Silicon on Insulator substrate.
Nur 100 Elektronen nötig, um ein
Bit sicher für mehrere Jahre zu speichern.
Infineon rechnet mit
einer weiteren Entwicklungszeit von wenigen Jahren.
.
PC-RAM
Phase-Change-Speicher
September 26, 2006
Freescale’s MRAM
–a new kind of memory chip
Matt Trumm–MRAM Launch Marketer
John Salter–MRAM Product Development Manager
TM
Freescale™ and the Freescale logo are trademarks of Freescale Semiconductor, Inc. All other product or service names are
the property of their respective owners. © Freescale Semiconductor, Inc. 2006.
Motorola / Freescale MRAM History
Timeline
1995
Initial research was started by the Motorola Labs-Physical Sciences Research Lab
(PSRL) in conjunction with DARPA- US government agency.
2000
Significant investment was made in advanced, production ready, 200mm MRAM
tool set.
2001
Development for commercialization began in the MOS12 Wafer Fab facility in
Arizona.
2002
256Kb and 1Mb test vehicles were successfully demonstrated by Motorola using
0.60um technology.
2003
Motorola delivered the first 4Mb MRAM samples using 0.18um technology and
functionality was demonstrated on customer’s board.
2004
Freescale spun off from Motorola. All MRAM activity transferred to the new
company.
2006
Qualification Complete. Qualified products are currently shipping. The world’s first
MRAM product.
Freescale’s MRAM – Key Features
Data Retention - t 10 years
Nonvolatile
Stable & Reliable
Data stored by polarization, not charge
Fast
Symmetrical Read/Write – 35ns
Byte writeable – bit level granularity
Unlimited Endurance - t 1016
Unlimited
Cycles
Viable
Non-destructive read
No leakage, no soft errors
4Mb Memory Device Qualified
Compatible with Embedded Designs
Integrated with Existing CMOS Baseline
Freescale™ and the Freescale logo are trademarks of Freescale Semiconductor, Inc. All other product or service names are
the property of their respective owners. © Freescale Semiconductor, Inc. 2006.
TM
5
Additional Features
Features
•
Capacity
•
Configuration
ƒ
ƒ
ƒ
•
4Mbit memory array
X16 configuration (8/16-bit access capability)
256Kx16bit organization
Power Requirements
ƒ
ƒ
3.3V single power supply
Low Voltage Inhibit
–
•
Prevents writes on power loss
Package
ƒ
ƒ
ƒ
ƒ
ƒ
In-Package Magnetic Shielding
SRAM compatible pinout
RoHS Compliant 44-Pin TSOP type-II package
Moisture sensitivity level MSL3
Thetaja = 60 degrees C/W
•
Temperature Range
•
•
I/O TTL compatible
Technology
ƒ
ƒ
Commercial Temperature (0-70°C)
Contains Freescale’s revolutionary “toggle” bit cell
How Freescale’s MRAM Works
Key
•
•
Features
Information is stored as magnetic polarization, not charge
The state of the bit is detected as a change in resistance
0DJQHWLFOD\HUIUHHOD\HU
N
S
S
7XQQHOEDUULHU
N
N
S
S
N
0DJQHWLFOD\HUIL[HGOD\HU
0DJQHWLFYHFWRUVDUHSDUDOOHO
/RZ5HVLVWDQFHಯರ
0DJQHWLFYHFWRUVDUHDQWLSDUDOOHO
+LJK5HVLVWDQFHಯರ
MRAM (Magnetoresistive Random Access Memory)
Freescale™ and the Freescale logo are trademarks of Freescale Semiconductor, Inc. All other product or service names are
the property of their respective owners. © Freescale Semiconductor, Inc. 2006.
TM
8
Freescale’s MRAM – 4bit Memory Cell
i
M5-BL
TE
Program path
for Writing
information
TVia
i
TJ
MVia
V4
M4-DL
V3
BE
M3
Sense Path for
bit cell reading
V2
M2
Thk
Oxide
Xtor
N+
Pass Xtor
V1
M1
N+
N+
Pass Xtor
N+
Group Select
N+
N+
P-
Layer Name M1-3 Via1-4
M4-DL MVia
BE
TJ
TVia
TE
M5-BL
N+
Freescale … Technology Leadership
Metal 5
MRAM
module
Metal 4
Via 3
MRAM
BEOL
Metal 3
MTJ
Via 2
CMOS
FEOL
Metal 5
Metal 2
Via 1
Metal 4
Metal 1
Contact
Bit cell
Freescale™ and the Freescale logo are trademarks of Freescale Semiconductor, Inc. All other product or service names are
the property of their respective owners. © Freescale Semiconductor, Inc. 2006.
TM
13
Technology Comparison
MRAM SRAM
DRAM
Flash
FeRam
Read Speed
Fast
Fastest
Medium
Fast
Fast
Write Speed
Fast
Fastest
Medium
Low
Medium
Med/High
High
High
Med/Low
Medium
Good
Good
Limited
Limited
Limited
Med/High
Low
High
Medium
Medium
Yes
No
No
Yes
Yes
Infinite
Infinite
Infinite
Limited
Limited
Cell Leakage
Low
Low/High
High
Low
Low
Low Voltage
Yes
Yes
Limited
Limited
Limited
Medium
Low
Medium
Medium
Medium
Array Efficiency
Future Scalability
Cell Density
Non-Volatility
Endurance
Complexity
Key
Features
High performance – symmetrical read and write timing
• Small size and scalable for future technologies
• Nonvolatile with virtually unlimited read-write endurance
• Low leakage and low voltage capable
•
Sample Application – Battery Backed SRAM Replacement
Addr/Data Bus
SRAM
Problems
•
•
MCU
•
CE
Control
Chip
Battery
•
•
System design complexity
Board space and weight
Battery life
Manufacturing complexity
Environmental concerns
Addr/Data Bus
MCU
05$0
ಯ%XLOWLQKRXVHರ &RPSRQHQWV
Solutions
•
•
Problems
Addr/Data Bus
Battery
MCU
SRAM
•
•
•
•
•
•
Cost
Manufacturing complexity
Battery life
Low performance
Environmental concerns
•
•
•
•
•
Single chip solution
Simple, low cost system design
Manufacturing simplification
No battery
Unlimited life
Smaller profile
Higher performance
Environmentally friendly
ಯ2IIWKHVKHOIರ FRPSRQHQWV
Freescale MRAM Production and Sample Timeline
Timeline
Now
4Mb Qualification Samples. 0 – 70C, 35ns
Now
4Mb Production. 0 – 70C, 35ns
1Q07
4Mb Qualification Samples. -40 – 105C
2Q07
4Mb Production Volumes. -40 – 105C
2007
Derivative Products – To Be Announced
Freescale™ and the Freescale logo are trademarks of Freescale Semiconductor, Inc. All other product or service names are
the property of their respective owners. © Freescale Semiconductor, Inc. 2006.
TM
18
Thank You
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TM
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E. Riedle
LMU
Physik